เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 22.1 การใช้งานตัวอย่างการออกแบบ VHDL Intel® IPไม่สามารถจําลองได้อย่างถูกต้อง
โปรแกรมจําลอง Cadence® Xcellium จะสร้างคําเตือนที่เกี่ยวข้องกับโมดูล dr_cpu_ctrl_inst ที่มีข้อความคล้ายกับที่แสดงด้านล่าง:
มีการพยายามเผยแพร่ผลลัพธ์ defparam ไปยังอินสแตนซ์ที่ไม่ใช่ Verilog
หากต้องการแก้ไขปัญหานี้ในการจําลอง ให้แก้ไขไฟล์ run_xcelium.sh เพื่อเพิ่มสวิตช์ใหม่ -ทั่วไปเพื่อบังคับและตั้งค่าdr_cpu_ctrl DMEM_INIT_FILE ด้วยไฟล์ *_combined mif ที่ถูกต้องที่สร้างขึ้นจากโฟลว์ของ QTLG
หมายเหตุ: ตรวจสอบให้แน่ใจ ว่า มีการใช้ชื่อไฟล์ mif ที่ถูกต้อง หลังจากรันขั้นตอน Quartus Support-logic Generation เท่านั้น
ตัวอย่างของการบ้านที่ต้องได้รับแสดงไว้ด้านล่าง:
xmelab -relax -timescale '1 ps / 1 ps' -การเข้าถึง +rwc -ทั่วไป "basic_avl_tb_top.eth_f_hw.dr_dut:dr_f_0.dr_cpu_ctrl_inst:DMEM_INIT_FILE => \"eth_f_hw__combined_z1577a_x0_y166_n0.mif\"" basic_avl_tb_top
ปัญหานี้มีกําหนดเวลาให้แก้ไขในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition ในอนาคต