ID บทความ: 000090313 ประเภทข้อมูล: ข้อความแสดงข้อผิดพลาด การตรวจสอบครั้งล่าสุด: 06/04/2022

ทําไมจึงมีการรายงานข้อผิดพลาดของนาฬิกาที่ไม่มีข้อจํากัดเมื่อใช้Intel® FPGA IP Error Message Register Unloader

สิ่งแวดล้อม

  • Intel® Quartus® Prime Standard Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime Standard Edition เวอร์ชั่น 20.1 และใหม่กว่า มีการรายงานนาฬิกาที่ไม่มีข้อจํากัดในรายงานกําหนดเวลาในตัววิเคราะห์เวลาตามที่แสดงด้านล่างเมื่อใช้Intel® FPGA IP Error Message Register Unloader ปัญหานี้เกิดขึ้นกับFPGAs V Cyclone®

    emr_unloader_component|current_state STATE_CLOCKHIGH; โหนดถูกกําหนดให้ป้อนพอร์ตนาฬิกา แต่พบไม่มีการบ้านนาฬิกาที่เกี่ยวข้อง

    emr_unloader_component|crcblock_atom:emr_atom|generate_crcblock_atom.emr_atom~FF_** ; ไม่มีฟีดนาฬิกาพอร์ตนาฬิกาของการลงทะเบียนนี้

    ความละเอียด

    หากต้องการแก้ไขปัญหานี้ ให้เพิ่มข้อจํากัดcreate_generated_clockลงในไฟล์ SDC ของคุณ

    ตัวอย่างเช่น:

    create_generated_clock -name emr_unloader_STATE_CLOCKHIGH -source [get_ports {}] [get_keepers {| EMR_unloader0:inst| EMR_unloader0_emr_unloader2_0:emr_unloader2_0|altera_emr_unloader:emr_unloader_component|current_state STATE_CLOCKHIGH}]

     

     

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Cyclone® V FPGA และ SoC FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้