เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime Standard Edition เวอร์ชั่น 20.1 และใหม่กว่า มีการรายงานนาฬิกาที่ไม่มีข้อจํากัดในรายงานกําหนดเวลาในตัววิเคราะห์เวลาตามที่แสดงด้านล่างเมื่อใช้Intel® FPGA IP Error Message Register Unloader ปัญหานี้เกิดขึ้นกับFPGAs V Cyclone®
emr_unloader_component|current_state STATE_CLOCKHIGH; โหนดถูกกําหนดให้ป้อนพอร์ตนาฬิกา แต่พบไม่มีการบ้านนาฬิกาที่เกี่ยวข้อง
emr_unloader_component|crcblock_atom:emr_atom|generate_crcblock_atom.emr_atom~FF_** ; ไม่มีฟีดนาฬิกาพอร์ตนาฬิกาของการลงทะเบียนนี้
หากต้องการแก้ไขปัญหานี้ ให้เพิ่มข้อจํากัดcreate_generated_clockลงในไฟล์ SDC ของคุณ
ตัวอย่างเช่น:
create_generated_clock -name emr_unloader_STATE_CLOCKHIGH -source [get_ports {}] [get_keepers {| EMR_unloader0:inst| EMR_unloader0_emr_unloader2_0:emr_unloader2_0|altera_emr_unloader:emr_unloader_component|current_state STATE_CLOCKHIGH}]