ID บทความ: 000090306 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 18/04/2023

ทําไมผู้เชี่ยวชาญด้าน FPGA ไม่สามารถอ่านจากแคชเพื่อรับค่าล่าสุดเมื่อใช้โหมด CCU อินเทอร์เฟซ FPGA-to-HPS ในอุปกรณ์ Intel Agilex® 7

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

เมื่อใช้อินเทอร์เฟซ FPGA-to-HPS ในโหมด CCU คาดว่า FPGA มาสเตอร์จะอ่านจากแคชเพื่อรับค่าล่าสุด แต่ปัญหาอาจเกิดขึ้นเมื่อ FPGA มาสเตอร์ไม่สามารถรับค่าล่าสุดได้

ความละเอียด

การทํางานร่วมกันกับแคชต้องใช้ทรานซิชันจากมาสเตอร์หลายตัวที่มีค่า AxPROT เดียวกันในอินเทอร์เฟซ ACE-lite ซึ่งกําหนดสิทธิ์การเข้าถึงสําหรับการเข้าถึงการอ่าน/เขียน

เมื่อ HPS ทํางานใน Linux(EL1) หรือ ATF U-Boot(EL2) จะเขียนหรืออ่านจาก HPS SDRAM ซึ่งหมายถึงธุรกรรมที่ไม่ปลอดภัย/สิทธิ์พิเศษ FPGA Masters ควรใช้ค่า AxPROT เดียวกัน (b'011) เพื่อให้แน่ใจว่าสามารถอ่านค่าล่าสุดจากแคชได้

เมื่อ HPS ทํางานใน ATF/SPL(EL3) หรือไม่ใช่ ATF U-Boot(EL3) จะเขียนหรืออ่านจาก HPS SDRAM หมายถึงธุรกรรมที่ปลอดภัย/สิทธิ์ใช้งาน FPGA Masters ควรใช้ค่า AxPROT เดียวกัน (b'001) เพื่อให้แน่ใจว่าสามารถอ่านค่าล่าสุดจากแคชได้

สําหรับข้อมูลเพิ่มเติมเกี่ยวกับโปรโตคอล ACE-Lite และ AxPROT โปรดดูที่

https://developer.arm.com/documentation/ihi0022/e/AMBA-AXI3-and-AXI4-Protocol-Specification

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

เอฟพีจีเอ Intel® Agilex™ และเอฟพีจีเอ SoC

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้