ข้อผิดพลาดต่อไปนี้อาจเห็นได้ในซอฟต์แวร์ Quartus® Prime Pro Edition เวอร์ชัน 21.3 เมื่อคุณจําลอง FIFO FPGA IP แบบนาฬิกาเดี่ยวกว้าง 1 บิต ที่สร้างขึ้นใน VHDL
# ** ข้อผิดพลาด: /nfs/ไซต์/ดิสก์/psg_data_30/scabanda/ips_cases/690706/adci_rd_error_fifo_auto/ซิม/adci_rd_error_fifo_auto.vhd(34): (vcom-1133) พบประเภทที่ไม่ตรงกันบนพอร์ต "ข้อมูล"
# ในส่วนประกอบ "adci_rd_error_fifo_auto_fifo_1910_5xd5sry_cmp" ประเภทพอร์ตคือ "ieee.std_logic_1164.STD_LOGIC"
# ในเอนทิตี "adci_rd_error_fifo_auto_fifo_1910_5xd5sry" ประเภทพอร์ตคือ "ieee.std_logic_1164.STD_LOGIC_VECTOR"
# ** ข้อผิดพลาด: /nfs/ไซต์/ดิสก์/psg_data_30/scabanda/ips_cases/690706/adci_rd_error_fifo_auto/sim/adci_rd_error_fifo_auto.vhd(34): (vcom-1133) พบประเภทที่ไม่ตรงกันบนพอร์ต "q"
# ในส่วนประกอบ "adci_rd_error_fifo_auto_fifo_1910_5xd5sry_cmp" ประเภทพอร์ตคือ "ieee.std_logic_1164.STD_LOGIC"
# ในเอนทิตี "adci_rd_error_fifo_auto_fifo_1910_5xd5sry" ประเภทพอร์ตคือ "ieee.std_logic_1164.STD_LOGIC_VECTOR"
เพื่อหลีกเลี่ยงปัญหานี้ในซอฟต์แวร์ Quartus® Prime Pro Edition เวอร์ชัน 21.3 ให้สร้าง FIFO FPGA IP แบบนาฬิกาเดี่ยวแบบกว้าง 1 บิตใน Verilog และสร้าง VHDL wrapper เชื่อมต่อ VHDL wrapper กับการออกแบบหลัก
ปัญหานี้ถูกกําหนดให้ได้รับการแก้ไขในซอฟต์แวร์ Quartus® Prime Pro Edition ในอนาคต