ID บทความ: 000090027 ประเภทข้อมูล: ข้อมูลผลิตภัณฑ์และเอกสารประกอบ การตรวจสอบครั้งล่าสุด: 23/08/2023

ทําไมฉันถึงเห็นสัญญาณ RTS และ CTS ใน U-boot เมื่อใช้ทั้ง UART0 และ I2C1 บนพินเดียวกันโดยปิดใช้งานการควบคุมการไหลอัตโนมัติบน SoC Cyclone® V

สิ่งแวดล้อม

  • ซอฟต์แวร์การออกแบบ Intel® Quartus® Prime
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เมื่อใช้ UART0 และ I2C1 บน Cyclone® V SoC คุณอาจสังเกตเห็นว่าค่ารีจิสเตอร์ msr.dcts มีการเปลี่ยนแปลงใน U-boot โดยปิดใช้งานการควบคุมการไหลอัตโนมัติในระบบ Platform Designer ของคุณเมื่ออ่านหรือเขียนโดยใช้ I2C

    ความละเอียด

    การเปลี่ยนแปลงในค่ารีจิสเตอร์ msr.dcts สามารถละเว้นได้อย่างปลอดภัย

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 2 ผลิตภัณฑ์

    Cyclone® V FPGA และ SoC FPGA
    ชุดพัฒนา Cyclone® V

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้