คำอธิบาย
ไม่ คุณไม่จําเป็นต้องรักษาพินตัวส่งที่ไม่ได้ใช้ของ E-Tile Channel PLL บน Intel® Stratix® 10 หรือ FPGAs Intel Agilex® 7 E-Tile
ตัวอย่าง: หากการออกแบบปัจจุบันของคุณใช้ E-Tile Channel PLL ในสถานที่ 4 ที่ตอกบัตร E-Tile channel 0-3 ในโหมดการตอกบัตร EMIB ภายนอก คุณไม่จําเป็นต้องรักษาพิน TX ของช่อง 4 หากช่องสัญญาณดังกล่าวถูกนํามาใช้เป็นแชนเนลข้อมูลแทนแชนเนล PLL
ความละเอียด
ข้อมูลนี้จะถูกเพิ่มเข้าในการปรับปรุงคู่มือผู้ใช้ตัวรับส่งสัญญาณ E-Tile PHY ในอนาคต