ข้อผิดพลาด (ไม่แสดงออก): .. /.. /ip/ed_sim/ed_sim_tester_0/sim/ed_sim_tester_0.vhd(93): (vopt-1130) พอร์ต "channel_strobe_out_in" ของนิติบุคคล "phylite_tester" ไม่ได้อยู่ในส่วนประกอบที่กําลังสร้างอินสแตนซ์

เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 22.1 คุณอาจเห็นข้อผิดพลาดในการคอมไพล์ข้างต้นในซอฟต์แวร์ Questa*-Intel® FPGA Edition เวอร์ชั่น 2022.1 ขณะใช้งานการจําลองตัวอย่างการออกแบบที่ใช้ VHDL ของ PHY Lite สําหรับอินเทอร์เฟซแบบขนาน Intel Agilex® IP FPGA นี่เป็นเพราะตัวทดสอบ IP PHYLITE พร้อมตัวสร้าง PRBS และตรวจสอบที่อยู่ภายในตัวอย่างการออกแบบที่ใช้พอร์ต "channel_strobe_out_in" ซึ่งไม่ได้ใช้ใน PHY Lite สําหรับอินเทอร์เฟซแบบขนาน Intel Agilex IP FPGA®

หากต้องการแก้ไขปัญหานี้ ให้ลดข้อผิดพลาดโดยการเปลี่ยนบรรทัดที่ 127 ใน msim_setup.tcl ดังนี้:

ตั้งค่า USER_DEFINED_ELAB_OPTIONS "-ระงับ 1130, 14408, 16154"

ปัญหานี้แก้ไขได้ด้วยซอฟต์แวร์ Intel® Quartus® Prime Pro Edition v22.2