คำอธิบาย
เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 21.4 และก่อนหน้า Intel Agilex® ลูปแบบล็อกเฟส I/O FPGA (PLL) อาจล้มเหลวหรือทํางานอย่างมีน้าท่วงทําในฮาร์ดแวร์หลังจากกําหนดค่าใหม่
ปัญหานี้อาจเกิดขึ้นเมื่อมีการกําหนดค่าใหม่ MIF ถูกสร้างขึ้นโดยใช้ Platform Designer การตั้งค่าสําหรับการควบคุมแบนด์วิดท์, ปั๊มชาร์จ และ ripplecap ได้รับการกําหนดค่าสําหรับการปรับปรุง Intel® Stratix® 10 แทนที่จะเป็นอุปกรณ์ Intel Agilex® 7
ปัญหานี้มีผลต่อทั้งธนาคาร I/O และ Fabric-feeding PLLs แต่ไม่ส่งผลกระทบต่อตระกูลอุปกรณ์อื่นๆ
ความละเอียด
หากต้องการแก้ไขปัญหานี้ ให้ตั้งค่าการควบคุมแบนด์วิดท์ ปั๊มชาร์จ และการตั้งค่า rippecap ด้วยตนเองตามคู่มือผู้ใช้ Intel Agilex® Clocking และ PLL
ปัญหานี้มีกําหนดเวลาให้แก้ไขในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition ในอนาคต