ID บทความ: 000089161 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 07/01/2023

ทําไม P-Tile Avalon® Streaming Intel® FPGA IP สําหรับการเข้าถึงการลงทะเบียนการกําหนดค่า PCI Express VirtIO จึงส่งคืนผลลัพธ์ที่ไม่คาดคิดเมื่อเปิดใช้งานฟังก์ชันทางกายภาพหรือ SR-IOV หลายฟังก์ชัน

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 21.3 และ 21.4 คุณอาจเห็นว่าการกําหนดค่า เขียน หรืออ่านIntel® FPGA IPการสตรีมAvalon® P-Tile สําหรับการลงทะเบียนพื้นที่กําหนดค่า PCI Express VirtIO ผลลัพธ์ที่ไม่คาดคิดเมื่อเลือกโหมด Hard IP ต่อไปนี้:

    • Gen4x16, อินเทอร์เฟซ - 512-บิต (ความถี่สัญญาณนาฬิกา PLD: 175/200/225/250 MHz)
    • Gen4x8, อินเทอร์เฟซ - 512-บิต (ความถี่สัญญาณนาฬิกา PLD: 175/200/225/250 MHz)
    • Gen4x8, อินเทอร์เฟซ - 256-บิต (ความถี่สัญญาณนาฬิกา PLD : 175/200/225/250 MHz)
    ความละเอียด

    ปัญหานี้ได้รับการแก้ไขแล้วเริ่มต้นด้วยซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 22.1

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    เอฟพีจีเอ Intel® Stratix® 10 DX

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้