ID บทความ: 000089153 ประเภทข้อมูล: ข้อผิดพลาด การตรวจสอบครั้งล่าสุด: 13/01/2022

ทําไมอีเธอร์เน็ต 25G Intel® Stratix® IP FPGA 10 ตัวที่มี IEEE 1588 และ RS-FEC ที่เปิดใช้งานในบางครั้งไม่สําเร็จจึงมีความแม่นยําในการประทับเวลา +/-5 ns

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • IP เอฟพีจีเอ Intel® 25G Ethernet
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition v21.3 และก่อนหน้า คุณอาจเห็นการประทับเวลา RX เปลี่ยนไป 4 รอบนาฬิกาสําหรับแพ็กเก็ตที่มี SOP ยืนยันใกล้กับเครื่องหมายการจัดวาง RS-FEC

    ส่งผลให้การประทับเวลาที่สร้างขึ้นจะมีข้อผิดพลาดที่แม่นยําประมาณ 10 ns

    ปัญหานี้เกิดขึ้นเมื่อทั้ง IEEE 1588 และ RS-FEC ถูกเปิดใช้งานใน 25G Ethernet Intel® Stratix® 10 FPGAทรัพย์สินทางปัญญา (IP)

    ความละเอียด

    ไม่มีการแก้ไขปัญหาสําหรับปัญหานี้ในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition v21.3 และก่อนหน้า

    ปัญหานี้แก้ไขได้ตั้งแต่ซอฟต์แวร์ Intel® Quartus® Prime Pro Edition v21.4

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Intel® Stratix® 10 FPGA และ SoC FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้