คำอธิบาย
เนื่องจากวิธีที่ตัวจําลอง Synopsys VCS จัดการกับการจําลองภาษาผสม (VHDL และ verilog) คุณอาจพบข้อผิดพลาดในการทํางานเมื่อทําการจําลอง v20.3 และเวอร์ชันที่ใหม่กว่าของ Avalon® Streaming Single Clock FIFO Intel® FPGA IP core
ความละเอียด
เมื่อต้องการหลีกเลี่ยงปัญหานี้ เพิ่มอาร์กิวเมนต์ -deraceclockdata VCS ในระหว่างการจําลอง