ทําไมการออกแบบIntel® FPGA IP F-Tile PMA/FEC Direct PHY ของฉันที่มีตัวรับส่งสัญญาณ FGT หรือ FHT แสดงการกําหนดเวลาที่ล้มเหลวที่เกี่ยวข้องกับซอฟต์รีเซ็ตคอนโทรลเลอร์ (SRC)

เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition v21.4 การออกแบบIntel® FPGA IP F-tile PMA/FEC Direct PHY ที่มีตัวรับส่งสัญญาณ FGT หรือ FHT อาจแสดงความล้มเหลวในการกําหนดเวลาที่เกี่ยวข้องกับ Soft Reset Controller (SRC) อย่างไม่ถูกต้อง
ลักษณะของความล้มเหลวในการกําหนดเวลาเหล่านี้คือการเปิดหรือนาฬิกาแลตช์จะปรากฏเป็น src_divided_osc_clk  นาฬิกาอื่นๆ (นาฬิกาสลักหรือนาฬิกาเปิด) จะเป็นนาฬิกาอื่น
คุณอาจเห็นว่า Slack ที่รายงานเป็นจํานวนลบที่มีขนาดใหญ่มากตามลําดับ -90 ns

ตัวอย่างของความล้มเหลวในการกําหนดเวลาเหล่านี้มีดังนี้:

ตัวอย่างที่ 1 ความล้มเหลวในการกําหนดเวลา
จากโหนด : IP_INST[0].hw_ip_top|dut|eth_f_0|sip_inst|sip_freeze_tx_src_reg[0]
ไปยังโหนด : eth_f_hw__tiles|z1577a_x0_y0_n0__reset_controller|x_f_tile_soft_reset_ctlr_sip_v1|x_ftile_reset|rst_ctrl_sync|sip_freeze_tx_SRC_sequence_inst[18]|din_s1
นาฬิกาเปิดตัว : reconfig_clk
นาฬิกาแลตช์ : src_divided_osc_clk

รุ่นล่าช้า : การตั้งค่า2_slow_vid2_100c : -1.474 ถือไว้ : 0.027
รุ่นล่าช้า : การตั้งค่า2_slow_vid2b_100c : -1.574 ถือ : 0.167
รุ่นล่าช้า : การตั้งค่าMIN_fast_vid2a_0c : -1.193 ถือไว้ : 0.216
รุ่นล่าช้า : การตั้งค่าMIN_fast_vid2a_100c : -1.304 ถือ : 0.186
รุ่นล่าช้า : การตั้งค่าMIN_fast_vid2_100c : -1.244 ถือ : 0.093

ตัวอย่างที่ 2 ความล้มเหลวในการกําหนดเวลา
จากโหนด : eth_f_hw__tiles|z1577a_x0_y0_n0__reset_controller|x_f_tile_soft_reset_ctlr_sip_v1|x_ftile_reset|rst_ctrl|dp_sip_rx_aib_control_select[19]
ไปยังโหนด : eth_f_hw__tiles|z1577a_x0_y0_n0|hdpldadapt_rx_chnl_19~pld_rx_clk1_dcm.reg
นาฬิกาเปิดตัว : src_divided_osc_clk
นาฬิกา Latch : IP_INST[0].hw_ip_top|clkdiv2_pll_inst|altera_iopll_0_outclk0
 
โมเดลหน่วงเวลา : การกู้คืน2_slow_vid2_100c : -90.597 การลบ : 0.244
โมเดลหน่วงเวลา : การกู้คืน2_slow_vid2b_100c : -90.756 การลบ : 0.446
โมเดลหน่วงเวลา : การกู้คืนMIN_fast_vid2a_0c : -90.063 การลบ : 0.535
โมเดลหน่วงเวลา : การกู้คืนMIN_fast_vid2a_100c : -90.241 การลบ : 0.316
โมเดลหน่วงเวลา : การกู้คืนMIN_fast_vid2_100c : -90.057 การลบ : 0.076
 

ปัญหานี้ได้รับการแก้ไขเริ่มต้นด้วยซอฟต์แวร์ Intel® Quartus® Prime Pro Edition v22.1
ในการแก้ไขปัญหานี้ในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 21.4 หรือก่อนหน้า สามารถละเลยเส้นทางที่ล้มเหลวที่เกี่ยวข้องกับคอนโทรลเลอร์ซอฟต์รีเซ็ตได้อย่างปลอดภัย
อย่างไรก็ตาม หากคุณเลือกที่จะแก้ไขความล้มเหลวในการกําหนดเวลาที่ไม่ถูกต้องเหล่านี้เพื่อไม่ให้มีการรายงาน ให้ทําตามขั้นตอนเหล่านี้:

1. ) เมื่อคุณรวบรวมการออกแบบของคุณในซอฟต์แวร์ Intel® Quartus® Prime แล้ว ให้เปิดใช้งานตัววิเคราะห์เวลาจากเมนู เครื่องมือ  
2. ) หลังจากตัววิเคราะห์เวลาได้สร้าง Netlist กําหนดเวลาแล้ว สร้าง รายงานเวลาต่างๆ รวมถึงรายงานเวลาการตั้งค่าและรายงานเวลาการกู้คืน

   ในกรณีนี้ แม้ว่าจะไม่มีข้อจํากัดของพาธเท็จ แต่ตัววิเคราะห์เวลาจะไม่รายงานข้อผิดพลาดด้านเวลาใดๆ
    

3. ) ดู รายงานการข้ามโดเมนนาฬิกาเพื่อดูพาธการกําหนดเวลาที่ไม่มีข้อจํากัด
    

   ซึ่งแสดงพาธการกําหนดเวลาที่ไม่มีข้อจํากัดเป็น ไม่ต่อเนื่อง (หมดเวลาไม่ปลอดภัย).  แม้ว่าตัววิเคราะห์เวลาจะไม่รายงานข้อผิดพลาดเกี่ยวกับเวลาสําหรับเส้นทางเหล่านี้ แต่ควรมีข้อจํากัดเพื่อไม่ให้รวมอยู่ในการวิเคราะห์เวลา

    

4. ) ในการตั้งค่าข้อจํากัดบนพาธเหล่านี้ ให้เลือกหนึ่งในนั้น คลิกขวาที่ เมาส์ และ เลือก รายงานการกําหนดเวลา ตัวเลือกเริ่มต้นสําหรับรายงานตามที่แสดงมีเพียงพอ
    

   

5. ) คลิก ตกลง  รายงานเวลาจะถูกสร้างขึ้น

   

6. ) จํากัดพาธเป็นเส้นทางเท็จ ซึ่งหมายความว่าจะไม่มีการรวมไว้ในการวิเคราะห์เวลาอีกต่อไป ให้คลิกขวาที่ ใดก็ได้บนพาธและ เลือก Set False Path (ระหว่างโหนด)...
    

   

7. ) ในการสร้างรายงานกําหนดเวลาใหม่ ให้คลิกขวาที่รายงานใดๆ ที่แสดงในหน้าต่าง รายงาน และ เลือก สร้างใหม่ทั้งหมดจากวันที่ปัจจุบัน

   หลังจากที่คุณสร้างรายงานที่ล้าสมัยใหม่แล้ว คุณจะเห็นว่าพาธเวลาที่คุณจํากัดไม่ให้ปรากฏในรายงานสรุปอีกต่อไป  นี่เป็นเพราะคุณจํากัดการกําหนดเวลา Analyzer เพื่อไม่ให้วิเคราะห์พาธเท็จนั้น

    

8. ) ทําซ้ําขั้นตอนนี้สําหรับเส้นทางทั้งหมดที่คุณต้องการจํากัด  เมื่อคุณทําเสร็จแล้ว ให้บันทึกการเปลี่ยนแปลงทั้งหมดที่คุณทําไว้ในไฟล์ .sdc ใหม่โดยการเลือก เขียนไฟล์ SDC... จากเมนู ข้อจํากัด
    

   

คุณสามารถเลือกชื่อและตําแหน่งของไฟล์ .sdc ที่จะเขียนได้
ไฟล์ .sdc ที่สร้างขึ้นจะรวมข้อจํากัดทั้งหมดจากไฟล์ .sdc ที่แต่เดิมอ่านในการออกแบบพร้อมกับข้อจํากัดใหม่ที่คุณเพิ่ม
คุณสามารถเพิ่มไฟล์ .sdc นี้ในโครงการซอฟต์แวร์ Intel Quartus Prime สําหรับการคอมไพล์ในอนาคต

ปัญหานี้มีกําหนดเวลาให้แก้ไขในซอฟต์แวร์ Intel Quartus Prime Pro Edition ในอนาคต