ID บทความ: 000088899 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 05/06/2023

ทําไมการออกแบบของฉันที่มี F-Tile JESD204C Intel® FPGA IP การใช้ Intel Agilex® 7 ไม่ผ่านขั้นตอน "Support Logic Generation" ของ Intel® Quartus®

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 21.3 และ 21.4 การออกแบบที่มี Intel® FPGA IP F-Tile JESD204C โดยใช้อุปกรณ์ Intel Agilex 7 จะไม่ผ่านเฟส "Support Logic Generation" ของซอฟต์แวร์ Intel® Quartus® Prime Pro Edition

    พบข้อผิดพลาดนี้เมื่อ 64 อัตราข้อมูลที่เลือกไม่สามารถมองเห็นได้

    ความละเอียด

    หากต้องการแก้ไขปัญหานี้ ให้เลือกอัตราข้อมูลใน IP JESD204C ซึ่งสามารถมองเห็นได้ด้วย 64

    หากไม่เป็นจริง คุณต้องเลือกความถี่เอาต์พุต PLL ของระบบโดยใช้สมการต่อไปนี้:
    ความถี่เอาต์พุต PLL ของระบบ = (อัตราข้อมูล/32) * 2

    ความถี่เอาต์พุต PLL ของระบบที่เกิดขึ้นต้องน้อยกว่าหรือเท่ากับ 1 GHz ตามข้อมูลจําเพาะ PLL ของระบบ

    ปัญหานี้มีกําหนดเวลาให้แก้ไขในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition ในอนาคต

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    เอฟพีจีเอ Intel® Agilex™ I-ซีรี่ส์ และเอฟพีจีเอ SoC

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้