เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition v21.4 และก่อนหน้า รหัส HDL ที่สร้างขึ้นโดย Platform Designer ไม่ถูกต้องเมื่อมีการยกเลิกพอร์ตอินพุตอินเทอร์เฟซ HDL SystemVerilog
ตัวอย่างเช่น เมื่อใช้การตั้งค่าต่อไปนี้:
ที่อยู่ add_interface_port avalon_slave ป้อน 10
set_port_property แอดรสการยกเลิกเป็น จริง
ที่อยู่ set_port_property TERMINATION_VALUE 0xFFFFF
Platform Designer จะสร้างรหัส HDL ที่ไม่ถูกต้อง:
my_ip my_ip_0 (
.bus (my_ip_0_bus),
.address (10'b1111111111111)
);
มอบหมาย readdata = my_ip_0_bus.readdata;
กําหนด my_ip_0_bus.address = ที่อยู่;
มอบหมาย my_ip_0_bus.write = เขียน;
มอบหมาย my_ip_0_bus.writedata = writedata;
หากต้องการแก้ไขปัญหานี้ แก้ไขไฟล์ HDL ที่สร้างขึ้นด้วยตนเอง (พบภายใต้ <my_ip>/synth/<my_ip>.v):
my_ip my_ip_0 (
.bus (my_ip_0_bus),
.address (10'b1111111111111)
);
มอบหมาย readdata = my_ip_0_bus.readdata;
กําหนด my_ip_0_bus.address = ที่อยู่;
มอบหมาย my_ip_0_bus.write = เขียน;
มอบหมาย my_ip_0_bus.writedata = writedata;
ที่อยู่มอบหมาย = 10'b11111111111;
ปัญหานี้ได้รับการแก้ไขเริ่มต้นด้วยซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 22.1