ID บทความ: 000088652 ประเภทข้อมูล: ข้อความแสดงข้อผิดพลาด การตรวจสอบครั้งล่าสุด: 22/01/2022

ทําไมฉันถึงเห็นความล้มเหลวในการกําหนดเวลาเมื่อคอมไพล์การออกแบบที่มีหลายอินสแตนซ์ของอินสแตนซ์ HDMI Intel® FPGA IP

สิ่งแวดล้อม

    Intel® Quartus® Prime Pro Edition
    HDMI*
BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

เมื่อใช้เวอร์ชั่น 20.4 และรุ่นก่อนหน้าของ HDMI Intel® FPGA IPความล้มเหลวในการกําหนดเวลาจะเห็นได้เมื่อคอมไพล์การออกแบบที่มีหลายอินสแตนซ์ของIntel® FPGA IP HDMI

พาธที่ละเมิดเวลาเกี่ยวข้องกับ DCFIFOs

นี่เป็นเพราะไฟล์ SDC ที่สร้างขึ้นโดยอัตโนมัติล้มเหลวในการรองรับหลายอินสแตนซ์ของ IP

 

ความละเอียด

หากต้องการแก้ไขปัญหานี้ในเวอร์ชัน 20.4 และก่อนหน้า ให้แก้ไขไฟล์ SDCด้วยตนเองเพื่อคํานึงถึงหลายอินสแตนซ์ของ HDMI Intel® FPGA IP 

ปัญหานี้ได้รับการแก้ไขในเวอร์ชั่น 21.1 และเวอร์ชันที่ใหม่กว่าของซอฟต์แวร์ Intel® Quartus® Prime Edition

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 6 ผลิตภัณฑ์

เอฟพีจีเอและเอฟพีจีเอ SoC Intel® Agilex™ 7 F-ซีรีส์
Stratix® V FPGA
Arria® V FPGA และ SoC FPGA
Intel® Arria® 10 FPGA และ SoC FPGA
Intel® Cyclone® 10 FPGA
Intel® Stratix® 10 FPGA และ SoC FPGA

1

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

ติดต่อฝ่ายสนับสนุน

คำประกาศสิทธิ์

1

การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้