ID บทความ: 000088629 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 23/11/2024

ทําไมการจําลองถึงเป็น "demo_cfr" ใน DSP Builder สําหรับ FPGAs ไม่ถูกต้อง

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • DSP Builder สำหรับ เอฟพีจีเอ Intel®
  • DSP Builder สำหรับ IP เอฟพีจีเอ Intel®T-DSPBUILDER
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหาเกี่ยวกับ DSP Builder สําหรับ FPGAs ในซอฟต์แวร์ Quartus® Prime Pro Edition v20.4 ไฟล์ .mdl simulink จึงใช้งานได้สําหรับการรวมเป้าหมายอุปกรณ์/speedgrade/นาฬิกาที่เฉพาะเจาะจงเท่านั้น ผลการจําลองอาจผิดพลาดเมื่อใช้งานร่วมกับชุดค่าผสมอื่นๆ

    ความละเอียด

    หากต้องการแก้ไขปัญหานี้ แทนที่ไฟล์ .mdl simulink เก่า ใน demo_cfr ด้วยไฟล์ demo_cfr.mdl ใหม่

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 6 ผลิตภัณฑ์

    เอฟพีจีเอและเอฟพีจีเอ SoC Intel® Agilex™ 7
    Intel® Arria®
    Intel® Cyclone®
    Intel® MAX® 10 FPGA
    MAX® V CPLD
    Intel® Stratix®

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้