ID บทความ: 000088616 ประเภทข้อมูล: รหัสผลิตภัณฑ์และอะไหล่ การตรวจสอบครั้งล่าสุด: 01/12/2023

ข้อผิดพลาด(13452): ข้อผิดพลาดการสร้างอินสแตนซ์โมดูล Verilog HDL ที่ pll_hdmi_reconfig.v(35): โมดูล "altera_pll_reconfig_top" ไม่มีพารามิเตอร์ชื่อ "WAIT_FOR_LOCK"

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • HDMI*
  • DisplayPort*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชัน 21.3 และก่อนหน้า ข้อผิดพลาดด้านล่างจะเห็นได้เมื่อผสานรวม HDMI Intel® Arria® 10 FPGA IP Design Example และตัวอย่างการออกแบบ DisplayPort Intel® Arria® 10 FPGA IP ในโครงการเดียว

    ข้อผิดพลาด(13452): ข้อผิดพลาดการสร้างอินสแตนซ์โมดูล Verilog HDL ที่ pll_hdmi_reconfig.v(35): โมดูล "altera_pll_reconfig_top" ไม่มีพารามิเตอร์ชื่อ "WAIT_FOR_LOCK"

    ความละเอียด

    เพื่อหลีกเลี่ยงปัญหานี้ในซอฟต์แวร์การออกแบบ Intel® Quartus® Prime เวอร์ชันปัจจุบัน โปรดเปลี่ยน ตัวเลือกไลบรารีจาก 'altera_pll_reconfig_XXX' เป็น 'pll_hdmi_reconfig' ในไฟล์ pll_hdmi_reconfig.qip

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 3 ผลิตภัณฑ์

    Intel® Arria® 10 FPGA และ SoC FPGA
    Intel® Cyclone® 10 FPGA
    Intel® Stratix® 10 FPGA และ SoC FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้