ID บทความ: 000088598 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 18/04/2022

ทําไมการทดสอบเบ็นช์ของ HDMI Intel® FPGA IP Design ตัวอย่างรวมการตั้งค่า Source General Control Packet (GCP) ที่ไม่ถูกต้องเมื่อปิดใช้งานโหมดลิงก์อัตราคงที่ (FRL)

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • HDMI*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition v21.3 และก่อนหน้า การทดสอบเบนช์ของตัวอย่างการออกแบบ HDMI Intel® FPGA IP มีการตั้งค่าที่ไม่ถูกต้องใน Source General Control Packet (GCP) ปัญหานี้เกิดขึ้นเมื่อปิดใช้งานโหมด Fixed-rate link (FRL)

    ความละเอียด

    หากต้องการแก้ไขปัญหานี้ในเวอร์ชันปัจจุบันของซอฟต์แวร์ Intel® Quartus® Prime Edition ให้ปรับเปลี่ยนพารามิเตอร์ ' tx_gcp_data' จาก '{4'b1000, BPP}' เป็น '{4'b0001, BPP}' ในไฟล์ bitec_hdmi_tb.v

    ปัญหานี้แก้ไขได้ด้วยซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 22.1

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 3 ผลิตภัณฑ์

    Intel® Arria® 10 FPGA และ SoC FPGA
    Intel® Cyclone® 10 FPGA
    Intel® Stratix® 10 FPGA และ SoC FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้