คำอธิบาย
เนื่องจากปัญหาในคอร์ CPRI v7.0 Intel® FPGA IP เวอร์ชั่น 20.4 และก่อนหน้า คุณอาจเห็นการละเมิดเวลาภายในคอร์ CPRI v7.0 Intel® FPGA IP เอง พาธการละเมิดเวลาใน Intel® Quartus® Prime Software Timing Analyzer จะคล้ายกับที่แสดงด้านล่าง:
จาก *inst_cpri_ii*reset_*synchronizer*sync_reset* ถึง *inst_cpri_ii*
จาก *inst_c2p*reset_*synchronizer*sync_reset* ถึง *inst_c2p*
คอร์ CPRI v7.0 Intel® FPGA IP สร้างตรรกะการซิงโครไนส์ที่จําเป็น อย่างไรก็ตาม ไฟล์ข้อจํากัดการออกแบบของ Synopsys (.sdc) ไม่ได้จํากัดเส้นทางเหล่านี้อย่างถูกต้อง
ความละเอียด
ปัญหานี้แก้ไขได้ด้วยซอฟต์แวร์ Intel® Quartus® Prime Pro/Standard Edition เวอร์ชั่น 21.1