คำอธิบาย
เนื่องจากปัญหาในซอฟต์แวร์ Quartus® Prime Pro Edition v21.3 ขึ้นไป อุปกรณ์ FPGA Agilex™ 7 อาจล้มเหลวในการกําหนดค่าหากมีการใช้สัญญาณนาฬิกาที่ไม่เสถียรกับระบบ PLL 0 หรือ PLL 2 ของระบบระหว่างการกําหนดค่าอุปกรณ์
ความละเอียด
เพื่อหลีกเลี่ยงปัญหานี้ โปรดตรวจสอบให้แน่ใจว่าใช้สัญญาณนาฬิกาอ้างอิง F-Tile System PLL 0 และ PLL 2 ของระบบในการออกแบบของคุณมีความถูกต้องและมีเสถียรภาพก่อนที่การกําหนดค่าอุปกรณ์จะเริ่มขึ้น
ปัญหานี้ถูกกําหนดให้ได้รับการแก้ไขในซอฟต์แวร์ Quartus® Prime Pro Edition ในอนาคต