ID บทความ: 000087931 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 07/12/2024

ทําไมการออกแบบ F-Tile PMA/FEC Direct PHY IP ของฉันไม่สามารถผสานรวมช่อง TX Simplex และ RX Simplex ลงในช่องทางกายภาพเดียวกันเมื่อตรวจพบความถี่สัญญาณนาฬิกาแบบขนาน PMA ที่แตกต่างกันระหว่างช่องสัญญาณ TX Simplex และช่องสัญญาณ RX Simplex?

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • ตัวรับส่งสัญญาณ PHY
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหาในซอฟต์แวร์ Quartus® Prime Pro Edition v21.3 ทําให้ไม่สามารถผสานช่องสัญญาณ TX simplex และ RX simplex เข้ากับช่องตัวรับส่งสัญญาณทางกายภาพเดียวกันเมื่อตรวจพบความถี่สัญญาณนาฬิกาคู่ขนานที่แตกต่างกันระหว่างช่อง TX Simplex และช่อง RX Simplex

    ความถี่นาฬิกาคู่ขนานได้มาจาก:

    ความถี่สัญญาณนาฬิกาแบบขนาน = อัตราข้อมูล / ความกว้าง PMA

    จะมีข้อผิดพลาดระหว่างขั้นตอนการสนับสนุนการสร้างลอจิก ข้อผิดพลาดเกิดขึ้นเฉพาะเมื่อคุณใช้โหมดการตอกบัตร PMA โหมดการจับเวลาลูปล็อกเฟส (PLL) ของระบบไม่ได้รับผลกระทบจากปัญหานี้

    ความละเอียด

    ปัญหานี้ถูกกําหนดให้ได้รับการแก้ไขในซอฟต์แวร์ Quartus® Prime Pro Edition ในอนาคต

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    เอฟพีจีเอและเอฟพีจีเอ SoC Intel® Agilex™ 7

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้