ID บทความ: 000087931 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 16/06/2025

ทําไมการออกแบบ F-Tile PMA/FEC Direct PHY IP ของฉันไม่สามารถผสานรวมช่องสัญญาณ TX Simplex และ RX Simplex ลงในช่องทางกายภาพเดียวกันเมื่อตรวจพบความถี่สัญญาณนาฬิกาแบบขนาน PMA อื่นระหว่างช่องสัญญาณ TX Simplex และช่องสัญญาณ RX Simplex

สิ่งแวดล้อม

    Intel® Quartus® Prime Pro Edition
    ตัวรับส่งสัญญาณ PHY
BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

เนื่องจากปัญหาในซอฟต์แวร์ Quartus® Prime Pro Edition v21.3 ทําให้ไม่สามารถผสานช่องสัญญาณ TX simplex และ RX simplex เข้ากับช่องตัวรับส่งสัญญาณทางกายภาพเดียวกันเมื่อตรวจพบความถี่นาฬิกาคู่ขนานที่แตกต่างกันระหว่างช่อง TX Simplex และช่อง RX Simplex

ความถี่นาฬิกาคู่ขนานได้มาจาก:

ความถี่สัญญาณนาฬิกาแบบขนาน = อัตราข้อมูล / ความกว้าง PMA

ข้อผิดพลาดจะเกิดขึ้นระหว่างขั้นตอนการสร้างลอจิกการสนับสนุน ข้อผิดพลาดเกิดขึ้นเฉพาะเมื่อคุณใช้โหมดการตอกบัตร PMA โหมดการจับเวลาของลูปล็อกเฟส (PLL) ของระบบไม่ได้รับผลกระทบจากปัญหานี้

ความละเอียด

ปัญหานี้ถูกกําหนดให้ได้รับการแก้ไขในซอฟต์แวร์ Quartus® Prime Pro Edition ในอนาคต

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

เอฟพีจีเอและเอฟพีจีเอ SoC Intel® Agilex™ 7

1

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทําขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรพึ่งพาความสมบูรณ์หรือความถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคําแปล เวอร์ชันภาษาอังกฤษจะมีผลบังคับและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้