เมื่อใช้ E-tile การยกเลิกนาฬิกาอ้างอิงจะระบุ LVPECL แต่มาตรฐาน IO ที่แท้จริงที่ใช้จะแตกต่างกันไปขึ้นอยู่กับบัฟเฟอร์นาฬิกาที่ใช้ ตัวอย่างเช่น ชุดพัฒนา Intel® Stratix® 10 TX Signal Integrity (SI) มีบัฟเฟอร์สัญญาณนาฬิกาที่แตกต่างกันสองตัวสําหรับนาฬิกาอ้างอิง E-Tile: Silicon Labs Si53311 ใช้ LVDS ในขณะที่ Si5341 ใช้เอาต์พุตที่แตกต่างกันที่กําหนดเอง คําแนะนําคือการให้เอาต์พุตบัฟเฟอร์สัญญาณนาฬิกาตรงตามข้อกําหนดแรงดันไฟฟ้าที่แตกต่างกันและแรงดันไฟฟ้าโหมดทั่วไปในตารางข้อมูลอุปกรณ์ Intel® Stratix® 10:
ลิงก์ไปยังตาราง 68 คุณลักษณะทางไฟฟ้า E-Tile Reference Clock LVPECL DC
แนวทางในเอกสารข้อมูลอุปกรณ์ Intel® Stratix® 10 และคู่มือผู้ใช้ตัวรับส่งสัญญาณ E-Tile PHY จะมีผลบังคับใช้แม้ว่าจะใช้มาตรฐานที่ไม่ใช่ LVPECL IO ก็ตาม ปฏิบัติตามข้อกําหนดแรงดันไฟฟ้าและรวมถึงการตั้งค่า QSF