เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime Standard Edition เวอร์ชั่น 20.1 และก่อนหน้า คุณอาจพบว่ามีการลบเครื่องหมายดังกล่าวออกเมื่อคุณสร้างสัญลักษณ์จากไฟล์ Verilog HDL/VHDL ของคุณ เนื่องจากระหว่างการสังเคราะห์ ซอฟต์แวร์ Intel® Quartus® Prime Standard Edition จะแยกรหัสออกเป็นสตริงที่ไม่รักษาเครื่องหมายบิด
ตัวอย่างรหัสที่อาจส่งผลให้เกิดปัญหานี้:
ตัวอย่างโมดูล#(
parameter integer parameter_1 = 4,
parameter integer parameter_2 =2,
parameter integer parameter_3 = 8
)
(
clk อินพุต,
อินพุต rst
ตรรกะเอาต์พุต [(parameter_1 * ( parameter_2 + parameter_3 )) - 1) : 0] word_o);
ในระหว่างการสังเคราะห์ ตรรกะเอาต์พุต word_oจะถูกแยกวิเคราะห์เป็นสตริงต่อไปนี้ในไฟล์ .bsf:
[parameter_1 * parameter_2 + parameter_3 - 1 : 0]
ในการแก้ไขปัญหานี้ ให้แก้ไขสัญลักษณ์ที่สร้างขึ้นบนไฟล์การออกแบบบล็อกโดยใช้ตัวแก้ไขข้อความเพื่อรวมเครื่องหมายวงปิด
ปัญหานี้แก้ไขได้ด้วยซอฟต์แวร์ Intel® Quartus® Prime Standard Edition เวอร์ชั่น 21.1