ทําไมจึงเปิดใช้งานพารามิเตอร์ IP "โหมดเศษส่วน F-Tile PMA/FEC Direct PHY Intel® FPGA IP เมื่อเปิดใช้งานพารามิเตอร์ IP "เปิดใช้งานโหมดเศษส่วน FGT PLL" Intel Agilex® FPGAs 7 I-ซีรี่ส์ในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 21.2

เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 21.2 Intel® FPGA IP F-Tile PMA/FEC Direct PHY อาจล้มเหลวในการสร้างลอจิกเมื่อเปิดใช้งาน TX FGT phase-locked loop (PLL) พารามิเตอร์ทรัพย์สินทางปัญญา (IP) แบบ fractional mode ถูกเปิดใช้งานสําหรับ FPGAs Intel Agilex® 7 I-ซีรี่ส์

เมื่อเปิดใช้งานพารามิเตอร์ IP โหมด Fractional FGT FGT เปิดใช้งาน ซอฟต์แวร์ Intel® Quartus® Prime Pro Edition จะทําการตรวจสอบที่ไม่ถูกต้องโดยใช้ความถี่นาฬิกาอ้างอิงโหมดจํานวนเต็มแทนความถี่นาฬิกาอ้างอิงโหมดเศษส่วน

เมื่อปัญหานี้เกิดขึ้น คุณอาจเห็นข้อความแสดงข้อผิดพลาดต่อไปนี้:

ข้อผิดพลาด(22465): ความถี่นาฬิกาอ้างอิงของพอร์ต IP '|directphy_f_0|tx_pll_refclk_link[0]' (148.500000 MHz) ไม่ตรงกับความถี่นาฬิกาอ้างอิงของพอร์ต IP นาฬิการะบบ '|systemclk_f_0|out_refclk_fgt_4' (140.000000 MHz)

ปัญหานี้จะไม่เห็นเมื่อความถี่นาฬิกาอ้างอิงโหมด Integer เหมือนกับความถี่นาฬิกาอ้างอิงโหมดเศษส่วน

คุณสามารถแก้ไขปัญหานี้ได้ด้วยตัวเลือกต่อไปนี้:

ตัวเลือกที่ 1:

1. อัปเกรด การออกแบบของคุณเป็นซอฟต์แวร์ Intel Quartus Prime Pro Edition เวอร์ชัน 21.3 หรือใหม่กว่า
2. สร้าง Intel® FPGA IP F-Tile PMA/FEC Direct PHY ใหม่

ตัวเลือกที่ 2:

1. ในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 21.2 ให้ เปิด ไฟล์ F-Tile PMA/FEC Direct PHY Intel® FPGA IP สร้างไฟล์ .ip
2. เปลี่ยนค่านาฬิกาอ้างอิงโหมดเลขจํานวนเต็ม fgt_tx_pll_refclk_freq_mhz (TX FGT PLL) ให้ตรงกับความถี่ของโหมดเศษส่วนที่จําเป็น  ตัวอย่างที่แสดงด้านล่างการเปลี่ยนแปลงเป็น 140 MHz

766
767 fgt_tx_pll_refclk_freq_mhz
768 TX FGT PLL ความถี่สัญญาณนาฬิกาอ้างอิงโหมด integer
769 140.000000
770
771
772 fgt_tx_pll_refclk_freq_itxt
773 TX FGT PLL ความถี่สัญญาณนาฬิกาอ้างอิงโหมดเศษส่วน
774 140.0

ตัวเลือกที่ 3:

1. เปลี่ยนอัตราข้อมูล F-Tile PMA/FEC Direct PHY Intel FPGA IP ชั่วคราวเพื่อให้สามารถเลือกความถี่สัญญาณนาฬิกาอ้างอิงโหมด Integer FGT PLL ที่ต้องการได้ ตัวอย่างเช่น อัตราข้อมูล 14,000 Mbps อนุญาตให้ใช้ความถี่นาฬิกาอ้างอิงที่ 140 MHz ในโหมดจํานวนเต็ม
2. เปลี่ยน โหมด TX FGT PLL เป็นเสี้ยวหนึ่ง
3. เปลี่ยน อัตราข้อมูลกลับเป็นอัตราข้อมูลที่คุณต้องการ เช่น 11,880 Mbps
4. ใส่ ความถี่นาฬิกาอ้างอิงโหมดเศษส่วน 140 MHz TX ตามต้องการอีกครั้ง

โฟลว์นี้ช่วยให้มั่นใจได้ว่าความถี่โหมด FGT PLL แบบเสี้ยวและจํานวนเต็มที่เกิดจาก Intel® FPGA IP F-Tile PMA/FEC Direct PHY จะเป็นค่าเดียวกัน

ปัญหานี้แก้ไขได้ด้วยซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 21.4