คำอธิบาย
ในซอฟต์แวร์ Quartus® Prime Pro Edition v21.3 และรุ่นก่อนหน้า คุณจะเห็นข้อผิดพลาดนี้เมื่อคอมไพล์การออกแบบที่รวม LVDS SERDES FPGA IP ในโหมดเฟสล็อกลูปภายนอก (PLL)
ข้อผิดพลาดนี้เกิดขึ้นเมื่อ LVDS SERDES FPGA IP ปรากฏอยู่เหนือ IOPLL FPGA IP ในไฟล์การตั้งค่า Quartus® (QSF)
ความละเอียด
เพื่อหลีกเลี่ยงข้อผิดพลาดนี้ โปรดตรวจสอบให้แน่ใจว่า IP FPGA IOPLL มีการระบุไว้เหนือ LVDS SERDES FPGA IP ในไฟล์การตั้งค่า Quartus® (QSF)
ข้อความแสดงข้อผิดพลาดที่เป็นประโยชน์มากขึ้นถูกกําหนดให้ถูกเพิ่มไปยังซอฟต์แวร์ Quartus® Prime Pro Edition ในอนาคต