ID บทความ: 000087716 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 26/10/2021

ทําไมสัญญาณการสังเคราะห์ของสัญญาณโครงสร้าง Verilog HDL ของฉันจึงไม่ถูกต้อง

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition v21.1 และก่อนหน้า คุณอาจเห็นผลการสังเคราะห์ไม่ถูกต้องเมื่อชื่อตัวแปรทันทีของโครงสร้างเหมือนกับสมาชิกคนใดคนหนึ่ง

    ตัวอย่างเช่น ในคํานิยามโครงสร้างด้านล่าง เมื่อการออกแบบใช้ in.dataจะมีการสังเคราะห์เป็น in.data.dataซึ่งเป็นองค์ประกอบของโครงสร้าง ซึ่งหมายความว่าความกว้างบิตคือ 256 บิตเมื่อควรเป็น 258 บิต เช่น สอด 1 บิต, eop 1 บิตและข้อมูล 256 บิต

    #(parameter WIDTH=256) ();
    typedef struct ที่บรรจุ {
    Sop ตรรกะ;
    logic eop;
    ข้อมูลลอจิก [WIDTH-1:0]
    } data_t;
    ข้อมูลdata_t
    ช่วงท้าย

    ......

    หมายเลขการทดสอบ (. WIDTH(256)) in();

    มอบหมาย dout = in.data;

    ......

    ความละเอียด

    ในการแก้ไขปัญหานี้ อย่าใช้ชื่อเดียวกันสําหรับโครงสร้างนี้หากเป็นสมาชิก

    ปัญหานี้ได้รับการแก้ไขแล้วเริ่มต้นด้วยซอฟต์แวร์ Intel® Quartus® Prime Pro Edition v21.2

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    อุปกรณ์ที่ตั้งโปรแกรมได้ Intel®

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้