ทําไมสัญญาณo_rx_pcs_fully_alignedจึงไม่ได้รับการยอมรับในการจําลองIntel® FPGA Hard IP F-Tile Ethernet ของฉันเมื่อเปิดใช้งาน IEEE 1588 PTP และ FEC

เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition v21.2 Intel® FPGA Hard IP F-Tile Ethernet ไม่ได้กําหนดค่าสภาพแวดล้อมการจําลองอย่างถูกต้องเมื่อเปิดใช้งานการตั้งค่า IEEE 1588 PTP และการตั้งค่าโหมด FEC ถูกกําหนดค่าเป็นค่าอื่นที่แตกต่างจาก 'ไม่มี' ส่งผลให้ไม่มีการเชื่อมต่อสัญญาณ o_rx_pcs_fully_aligned และการจําลองไม่สามารถรีเซ็ต RX ให้เสร็จสมบูรณ์ได้

หากต้องการแก้ไขปัญหานี้ในซอฟต์แวร์ Intel Quartus Prime Pro Edition v21.2 ให้ทําตามขั้นตอนเหล่านี้:

1. เพิ่ม ตัวเลือกรายละเอียดต่อไปนี้ในสคริปต์การจําลองของคุณ:
   +define+SKIP_SIM_MODEL_LOG2_MRK
2. กำหนด พาธลําดับชั้นต่อไปนี้ไปยังอินสแตนซ์ F-Tile Ethernet Intel FPGA Hard IP ใน testbench การจําลอง:
   'define QUARTUS_TOP_LEVEL_ENTITY_INSTANCE_PATH __tiles.z1577a_

   a. ตัวอย่างเช่น โปรดดูพาธลําดับชั้นต่อไปนี้: eth_f_hw__tiles.z1577a_x0_y166_n0

   B  ตําแหน่ง สามารถพบได้ในชื่อไฟล์ของไฟล์ที่สร้างขึ้นที่เกี่ยวข้อง __z1577a_.mif ซึ่งสามารถพบได้ในโฟลเดอร์โครงการของคุณหลังจากดําเนินการขั้นตอน 'Support-Logic Generation' ในซอฟต์แวร์ Intel Quartus Prime Pro Edition

   c. อีกทางเลือกหนึ่ง คุณสามารถใช้ Chip Planner เพื่อค้นหาตําแหน่งการจัดวางของอินสแตนซ์ F-Tile Ethernet Intel FPGA Hard IPได้ ขั้นตอนนี้จําเป็นต้องดําเนินการตามขั้นตอน Fitter 'place' ก่อนเปิด Chip Planner

3. กําหนดค่า พารามิเตอร์ LOG2_MRK ในการทดสอบการจําลอง

a. สําหรับการกําหนดค่าIntel FPGA Hard IP 25G และ 100G F-Tile Ethernet ให้เพิ่มคํานิยามพารามิเตอร์ต่อไปนี้ใน testbench ของคุณ:
    defparam 'QUARTUS_TOP_LEVEL_ENTITY_INSTANCE_PATH.z1577a.z1577a_inst.u_e400g_top.u_e400g_lphy LOG2_MRK = 5;

B  สําหรับการกําหนดค่าอีเธอร์เน็ต 50G, 200G และ 400G F-Tile Intel FPGA Hard IP ให้เพิ่มคํานิยามพารามิเตอร์ต่อไปนี้ใน testbench ของคุณ:
   defparam 'QUARTUS_TOP_LEVEL_ENTITY_INSTANCE_PATH.z1577a.z1577a_inst.u_e400g_top.u_e400g_lphy LOG2_MRK = 6;

หมายเหตุ 1:

สําหรับตัวอย่างวิธีแก้ไขปัญหานี้ โปรดดูตัวอย่างการออกแบบการออกแบบการจําลอง F-Tile Ethernet Intel ที่มี IEEE 1588 PTP + FEC การเปลี่ยนแปลงที่อธิบายไว้ในการแก้ไขปัญหานี้สามารถพบได้ในไฟล์ต่อไปนี้:

หาสคริปต์การจําลอง VCS* และ VCS MX* ได้ในพาธต่อไปนี้:

/example_testbench/run_vcs.sh

ดูสคริปต์การจําลอง ModelSim* และ Questa* ได้ในพาธต่อไปนี้:

/example_testbench/run_vsim.do

ไฟล์ Simulation testbench สามารถพบได้ในพาธต่อไปนี้:

/example_testbench/basic_avl_tb_top.sv

หาไฟล์ quartus ที่สร้างขึ้น__z1577a_.mif ในพาธต่อไปนี้:

/hardware_test_design/__z1577a_.mif

เอฟ-ไทล์อีเธอร์เน็ตIntel FPGA Hard IPที่มีตัวอย่างการออกแบบ IEEE 1588 PTP โดยค่าเริ่มต้นจะตั้งค่าเป้าหมาย เพื่อx0_y0_n0 ในการทดสอบการจําลอง ในการออกแบบระบบที่ไม่มี Tile x0_y0_n0 อยู่หรือไม่เป็นไทล์ที่เลือก จะต้องแก้ไขค่า ที่กําหนดไว้ในเทสเบนช์ด้วยตนเอง

หมายเหตุ 2:

ค่าเริ่มต้นของ พารามิเตอร์ LOG2_MRK ถูกตั้งค่าเป็น 4 สําหรับตัวแปร F-Tile Ethernet Intel FPGA Hard IPที่ไม่มีการเปิดใช้งาน IEEE 1588 PTP และ FEC

ซอฟต์แวร์ Intel Quartus Prime Pro Edition v21.2 รองรับค่าพารามิเตอร์ LOG2_MRK เดียวเท่านั้นสําหรับ F-Tile ทั้งหมด เมื่อทํางานกับการออกแบบที่มีหลายอินสแตนซ์ของIntel FPGA Hard IP F-Tile Ethernet ที่ต้องการค่า LOG2_MRK ที่แตกต่างกันโดยวางไว้บน F-Tile เดียว จะต้องทําซ้ําการจําลองสําหรับแต่ละ ค่าLOG2_MRK ที่จับผลลัพธ์ของอินสแตนซ์Intel FPGA Hard IP F-Tile Ethernet ที่ตั้งค่าพารามิเตอร์ LOG2_MRK อย่างถูกต้อง

อินสแตนซ์Intel FPGA Hard IP F-Tile Ethernet ที่มีค่าพารามิเตอร์ LOG2_MRK ที่ไม่ถูกต้องจะไม่ทํางานตามที่คาดไว้

หมายเหตุ 3:

สําหรับการจําลองการออกแบบระบบแบบหลายไทล์ ตรวจสอบให้แน่ใจว่ามีการใช้ขั้นตอนที่ 2 และ 3 ของการแก้ไขปัญหาสําหรับ Tile ที่เชื่อมโยงกับIntel FPGA Hard IPอีเธอร์เน็ต F-Tile ที่มี IEEE 1588 PTP และ FEC เท่านั้น

ปัญหานี้แก้ไขได้ด้วยซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 22.1