ID บทความ: 000087618 ประเภทข้อมูล: ข้อความแสดงข้อผิดพลาด การตรวจสอบครั้งล่าสุด: 09/01/2023

ข้อผิดพลาด: essai.xcvr_fpll_a10_0: ไม่สามารถคํานวณความถี่สัญญาณนาฬิกาอ้างอิงที่ถูกต้องตามความถี่เอาต์พุตที่ต้องการ ความกว้าง pma ที่เลือกและปัจจัยการแบ่งสัญญาณนาฬิกา mcbg ตัวเลือกการตั้งค่าแบนด์วิดท์ที่คุณเลือกอาจช่วยแก้ปัญหานี้ได้เช่นกัน

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • IP เอฟพีจีเอ Intel® fPLL Intel® Arria® 10 Cyclone® 10
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    คุณอาจเห็นข้อผิดพลาดนี้ในซอฟต์แวร์ Intel® Quartus® Prime เมื่อใช้งานตัวรับส่งสัญญาณ (XCVR) Fractional PLL (fPLL) ในอุปกรณ์ Intel® Arria® 10 ที่มีทั้งเปิดใช้งาน PLL และโหมดการทํางานที่เกิดขึ้นในช่วงปลายน้ําตั้งค่าเป็น Feedback Compensation Bonding ใน GUI ทรัพย์สินทางปัญญา (IP) fPLL

    ความละเอียด

    เพื่อหลีกเลี่ยงข้อผิดพลาดนี้ โปรดดู ตารางข้อมูลอุปกรณ์ Intel® Arria® 10 และตรวจสอบให้แน่ใจว่าความถี่อินพุตของ fPLL อยู่ในข้อมูลจําเพาะfCASC_PFDต่ําสุดและสูงสุด (ตาราง 30) และความถี่เอาต์พุตเท่ากับหรือสูงกว่าความถี่เอาต์พุตที่รองรับ (ตาราง 19)

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Intel® Arria® 10 FPGA และ SoC FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้