ID บทความ: 000087360 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 09/07/2018

ทําไมคอร์ IP Stratix® 10 PCIe* ถึงอนุมานแลตช์เมื่อใช้ในโหมดพอร์ตรูท

สิ่งแวดล้อม

    Intel® Quartus® Prime Pro Edition
    Avalon-MM Intel® Stratix® 10 Hard IP สำหรับ PCI Express*
    Avalon-ST Intel® Stratix® 10 Hard IP สำหรับ PCI Express*
BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

เมื่อใช้ Stratix® 10 PCIe* IP core ในโหมด Root Port คําเตือนแลตช์ที่อนุมานต่อไปนี้จะถูกรายงานระหว่างการวิเคราะห์และการสังเคราะห์:

คําเตือน (13228): คําเตือน Verilog HDL หรือ VHDL ที่ altera_pcie_s10_rp_reg.sv(368): แลตช์ที่อนุมานสําหรับ eop_cycles สุทธิ[3]

ปัญหานี้ได้รับการยืนยันว่าเป็นข้อบกพร่อง

ความละเอียด

ไม่มีวิธีแก้ปัญหานี้

ปัญหานี้ได้รับการแก้ไขเริ่มต้นด้วยซอฟต์แวร์ Quartus® Prime Pro Edition เวอร์ชัน 18.1

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

Intel® Stratix® 10 FPGA และ SoC FPGA

1

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

ติดต่อฝ่ายสนับสนุน

คำประกาศสิทธิ์

1

การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้