คำอธิบาย
เมื่อใช้Intel® Stratix® 10 PCIe* IP Core ในโหมดพอร์ตราก จะมีการรายงานคําเตือนแลตช์ที่ป้อนเข้ามาต่อไปนี้ในระหว่างการวิเคราะห์และการสังเคราะห์:
คําเตือน (13228): คําเตือน Verilog HDL หรือ VHDL ที่ altera_pcie_s10_rp_reg.sv(368): สลักที่ส่งมาสําหรับeop_cyclesเน็ต[3]
ปัญหานี้ได้รับการยืนยันว่าเป็นข้อผิดพลาด
ความละเอียด
ไม่มีวิธีแก้ไขปัญหาสําหรับปัญหานี้
ปัญหานี้ได้รับการกําหนดเวลาให้แก้ไขในซอฟต์แวร์ Intel® Quartus® Prime ในอนาคต