ข้อผิดพลาดพอดีต่อไปนี้อาจพบได้ในโครงการที่ใช้งานอินเทอร์เฟซหน่วยความจําภายนอกอิสระสองอินเทอร์เฟซ Intel® Cyclone® IP DDR3 10 ตัวที่ใส่ไว้ในธนาคาร I/O ในคอลัมน์ I/O เดียวกัน ซึ่งแชร์สัญญาณรีเซ็ตที่เชื่อมต่อกับพอร์ตglobal_reset_nของตน แต่ไม่แชร์นาฬิกา :
ข้อผิดพลาด(18090): อินเทอร์เฟซหน่วยความจําภายนอกและ PHYLite ต้องแชร์สัญญาณนาฬิกาและรีเซ็ตทั่วไปเมื่อมีข้อจํากัดที่คอลัมน์ I/O เดียวกัน พบสัญญาณที่ขัดแย้งกันต่อไปนี้:
ข้อมูล(18087): สัญญาณ: |arch|arch_inst|non_hps.core_clks_rsts_inst|global_reset_n_int
ข้อมูล(18087): สัญญาณ: |arch|arch_inst|non_hps.core_clks_rsts_inst|global_reset_n_int
ในการกําหนดค่านี้ พอร์ต global_reset_n IP DDR3 ต้องเชื่อมต่อกับสัญญาณรีเซ็ตเดียวกัน โปรดทราบว่าการแชร์สัญญาณนาฬิกา DDR3 (สัญญาณนาฬิกาอ้างอิง pll หรือนาฬิกาคอร์) เป็นตัวเลือก
วิธีแก้ปัญหาข้อผิดพลาดที่พอดีนี้:
- ตรวจสอบให้แน่ใจว่าไม่ได้เลือก Intel® Cyclone® 10 DDR3 IP parameter Diagnostics > ตัวอย่างการออกแบบ > เปิดใช้งาน In-System-Sources-and-Probes (ISSP)
- หากมีการกําหนด ISSP ในไฟล์ Project .qsf ตามที่แสดงไว้ด้านล่าง แสดงความคิดเห็นหรือลบออก
set_global_assignment -name VERILOG_MACRO "ALTERA_EMIF_ENABLE_ISSP=1"
การเปิดใช้งาน ISSP ในโครงการส่งผลให้สัญญาณรีเซ็ต IP DDR3 ถูกตีความโดยซอฟต์แวร์ Intel Quartus® Prime Pro Edition ว่ามีความแตกต่างกัน แม้ว่าจะเชื่อมต่อกับแหล่งสัญญาณเดียวกันก็ตาม