Intel® FPGA IP Interlaken (เจนเนอเรชั่น 2) ที่กําหนดเป้าหมายIntel® Stratix® 10 H-Tile หรือ E-Tile รองรับตัวเลือกอัตราข้อมูลและสัญญาณนาฬิกาอ้างอิงตามจํานวนที่เลือกใน GUI ตัวแก้ไขพารามิเตอร์ IP เท่านั้น
เพื่อแก้ไขปัญหานี้ คุณควรดําเนินการตามขั้นตอนต่อไปนี้เพื่อเปลี่ยนอัตราข้อมูลและความถี่สัญญาณนาฬิกาอ้างอิงตัวรับส่งสัญญาณให้มีค่าต่างกันเล็กน้อยเมื่อมีการสร้าง Interlaken (เจนเนอเรชั่น 2) Intel® FPGA IP Example Design ที่มุ่งเป้าไปที่ Intel® Stratix® 10 H-Tile หรือ E-Tile แล้ว
ขั้นตอนการเปลี่ยนอัตราข้อมูล/ความถี่สัญญาณนาฬิกาอ้างอิงเมื่อกําหนดเป้าหมายIntel® Stratix® 10 E-Tile:
- เพิ่มบรรทัดต่อไปนี้ไปยัง ชื่อโครงการออกแบบ /uflex_ilk_0_example_design/example_design/quartus/example_design.sdc
create_clock -name pll_ref_clk -period "ความถี่นาฬิกาอ้างอิง MHz" [get_ports pll_ref_clk]
- เปลี่ยนการตั้งค่าต่อไปนี้ใน ชื่อโครงการออกแบบ /uflex_ilk_0_example_design/ilk_uflex/altera_xcvr_native_s10_etile_2101/synth/ilk_uflex_ip_parameters_.tcl
[บรรทัดที่ 12] dict set native_phy_ip_params pma_tx_data_rate_profile0 "อัตราข้อมูลที่พึงปรารถนา"
[บรรทัดที่ 13] dict set native_phy_ip_params pma_rx_data_rate_profile0 "อัตราข้อมูลที่พึงปรารถนา"
[บรรทัดที่ 28] ชุด dict native_phy_ip_params pma_tx_pll_refclk_freq_mhz_profile0 "ความถี่นาฬิกาอ้างอิงที่"
[บรรทัดที่ 30] ชุด dict native_phy_ip_params pma_rx_pll_refclk_freq_mhz_profile0 "ความถี่นาฬิกาอ้างอิงที่พึงปรารถนาใน Mhz>" <
ขั้นตอนการเปลี่ยนอัตราข้อมูล/ความถี่สัญญาณนาฬิกาอ้างอิงเมื่อกําหนดเป้าหมายIntel® Stratix® H-Tile 10:
- เพิ่มบรรทัดต่อไปนี้ไปยัง ชื่อโครงการออกแบบ /uflex_ilk_0_example_design/example_design/quartus/example_design.sdc
create_clock -name pll_ref_clk -period "ความถี่นาฬิกาอ้างอิง MHz" [get_ports pll_ref_clk]
- เปลี่ยนการตั้งค่าต่อไปนี้ใน ชื่อโครงการออกแบบ /uflex_ilk_0_example_design/ilk_uflex/altera_xcvr_native_s10_htile_1921/synth/ilk_uflex_ip_parameters_.tcl
[บรรทัดที่ 13] dict set native_phy_ip_params set_data_rate_profile0 "อัตราข้อมูลที่พึงปรารถนา"