ID บทความ: 000087204 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 24/11/2011

สําหรับคอนโทรลเลอร์ DDR2 และ DDR3 SDRAM พร้อม UniPHY การออกแบบที่ไม่มีการปรับระดับล้มเหลวในอุปกรณ์ Stratix V

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    หากคุณกําหนดเป้าหมายอุปกรณ์ Stratix V ด้วยคอร์ IP โดยไม่มีการปรับระดับ การออกแบบล้มเหลว

    ความละเอียด

    หากต้องการแก้ไขปัญหานี้ ให้ปิดใช้งานพิน DM เมกะวิซซาร์ด อินเตอร์เฟซไม่รองรับการออกแบบที่ไม่มีการกําหนดระดับเป้าหมาย Stratix V อุปกรณ์ (ปิดใช้งานตัวเลือก) แต่คุณสามารถสร้างStratix การออกแบบ V พร้อมการปรับระดับ

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Stratix® V FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้