ปัญหาสำคัญ
คำอธิบาย
ความถี่ของการ coreclkout รายงานไม่ถูกต้อง
สําหรับ Stratix V Hard IP สําหรับ PCI Express IP Core เมื่อ ATX PLL
จะถูกใช้ในอุปกรณ์ Gen1 ซอฟต์แวร์ Quartus II รายงานความถี่
นั่นคือ coreclkout ครึ่งหนึ่งของความถี่ที่แท้จริง
ความละเอียด
วิธีแก้ไขปัญหาชั่วคราวคือการเพิ่มข้อจํากัดการออกแบบ Synopsys ต่อไปนี้
(SDC) สําหรับ coreclkout:
create_clock -period [get_pins {*|altpcie_hip_256_pipen1b|stratixv_hssi_gen3_pcie_hip|observablecoreclkdiv}]
ตัวอย่างเช่น หาก TimeQuest รายงานนาฬิกาขนาด 16 ns SDC คือ:
create_clock -period 8.000 [get_pins {*|altpcie_hip_256_pipen1b|stratixv_hssi_gen3_pcie_hip|observablecoreclkdiv}]