ID บทความ: 000087193 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 30/06/2014

คู่มือผู้ใช้ RapidIO II MegaCore Function ไม่อธิบายข้อจํากัดสัญญาณนาฬิกาอ้างอิงsys_clkและตัวรับส่งสัญญาณ

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    สัญญาณนาฬิกาอินพุตคอร์ IP RapidIO II สองตัว และ sys_clk tx_pll_refclk ต้องมาจากแหล่งสัญญาณนาฬิกาทั่วไป หากการออกแบบของคุณไม่เป็นเช่นนั้น บังคับใช้ข้อจํากัดนี้ คอร์ IP อาจพบ FIFO ที่ล้าสมัย หรือล้น อย่างไรก็ตาม คู่มือผู้ใช้ RapidIO II MegaCore Function ไม่จัดทําเอกสารข้อจํากัดนี้

    ความละเอียด

    เพื่อหลีกเลี่ยงปัญหานี้ ตรวจสอบให้แน่ใจว่าAvalonนาฬิกา sys_clkของระบบ , และ TX PLL Reference Clock, tx_pll_refclkได้มาจาก แหล่งสัญญาณนาฬิกาทั่วไป

    ปัญหานี้ได้รับการแก้ไขในเวอร์ชั่น 14.0 ของ RapidIO คู่มือผู้ใช้ฟังก์ชัน II MegaCore

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    อุปกรณ์ที่ตั้งโปรแกรมได้ Intel®

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้