ID บทความ: 000087186 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 15/06/2016

ทําไมฉันถึงเห็นข้อผิดพลาดในการเข้าถึง IP FPGAของฉันในการออกแบบ soC Arria 10 ของฉัน

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    ใน Arria® 10 U-Bootloader ใน SoC EDS เวอร์ชั่น 15.1.2 และก่อนหน้า มีการหมดเวลา NOC ที่เปิดใช้งานไม่ถูกต้องโดยฟังก์ชัน reset_assert_all_bridges การหมดเวลานี้สามารถไปถึงได้หาก IP ในFPGAตอบสนองช้า ส่งผลให้เกิดข้อผิดพลาดในการเข้าถึง

    ความละเอียด

    ปัญหานี้ได้รับการกําหนดให้แก้ไขใน SOC EDS รุ่นถัดไป มีโปรแกรมแก้ไขเพื่อแก้ไขปัญหานี้กับรุ่นก่อนหน้าได้ที่นี่: https://github.com/altera-opensource/u-boot-socfpga

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Intel® Arria® 10 SX SoC FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้