ID บทความ: 000087146 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 24/11/2011

คู่มือผู้ใช้ DDR2 และ DDR3 SDRAM พร้อม UniPHY มีข้อมูลนาฬิกาที่ไม่ถูกต้อง

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    ในคู่มือผู้ใช้ ตารางที่ 6-1 มีเฟสนาฬิกาที่ไม่ถูกต้อง ข้อมูล forand pll_mem_clk pll_write_clk ยัง ตาราง 6-2 ไม่สามารถใช้งานได้และควรละเว้น

    ความละเอียด

    ขั้นตอนที่ถูกต้องสําหรับpll_mem_clkคือ 0° สําหรับอินเทอร์เฟซ เมื่อตั้งค่าโหมดอินเทอร์เฟซการปรับระดับเป็น การปรับระดับ และ -45° สําหรับอินเทอร์เฟซที่ตั้งค่าโหมด Leveling Interface เป็น Nonleveling ขั้นตอนที่ถูกต้องสําหรับpll_write_clkคือ 90° สําหรับอินเทอร์เฟซ เมื่อตั้งค่าโหมดอินเทอร์เฟซการปรับระดับเป็น การปรับระดับ และ -135° สําหรับอินเทอร์เฟซที่ตั้งค่าโหมดอินเทอร์เฟซการปรับระดับเป็นโหมดไม่ปรับระดับ

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    อุปกรณ์ที่ตั้งโปรแกรมได้ Intel®

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้