ปัญหา338064: ฉบับที่ 1, บทที่ 9 การลดความเสี่ยง SEU สําหรับอุปกรณ์ Stratix® V, เวอร์ชั่น 2015.06.12
ในหน้า 9-9 ส่วนการกําหนดเวลาจะระบุดังนี้:
พิน CRC_ERROR จะถูกขับเคลื่อนต่ําเสมอในระหว่างการคํานวณ CRC โดยขั้นต่ําที่ 32 รอบสัญญาณนาฬิกา เมื่อเกิดข้อผิดพลาด พินจะถูกขับเคลื่อนสูงเมื่ออัปเดต EMR หรือรอบสัญญาณนาฬิกา 32 รอบแล้ว จะมีอายุการใช้งานนานเพียงใด ดังนั้นคุณจึงสามารถเริ่มดึงเนื้อหาของ EMR ที่ขอบของพิน CRC_ERROR ที่เพิ่มขึ้นได้ พินจะยังคงสูงจนกว่าเฟรมปัจจุบันจะถูกอ่านแล้วขับเคลื่อนต่ําอีกครั้งโดยขั้นต่ําที่ 32 รอบสัญญาณนาฬิกา
แต่นี่ไม่ถูกต้อง ควรระบุดังนี้:
พิน CRC_ERROR จะถูกขับเคลื่อนต่ําเสมอในระหว่างการคํานวณ CRC เมื่อเกิดข้อผิดพลาด EDCRC Hard Block จะใช้ 32 รอบสัญญาณนาฬิกาเพื่ออัปเดต EMR พินจะถูกขับเคลื่อนสูงเมื่ออัปเดต EMR ดังนั้นคุณจึงสามารถเริ่มดึงเนื้อหาของ EMR ที่ขอบของพิน CRC_ERROR ที่เพิ่มขึ้นได้ พินจะยังคงสูงจนกว่าเฟรมปัจจุบันจะถูกอ่านแล้วขับเคลื่อนต่ําอีกครั้งสําหรับรอบสัญญาณนาฬิกา 32 รอบ
รูปภาพที่ 9-6 states CRC Calculation (รอบสัญญาณนาฬิกาขั้นต่ํา 32 รอบ) แต่ควรระบุการคํานวณ CRC (32 รอบนาฬิกา)
ปัญหา 156378: เครือข่ายนาฬิกาและ PLL ในอุปกรณ์ Stratix V, เวอร์ชั่น 2013.05.06
มีสัญลักษณ์แสดงหัวข้อย่อยสองปุ่มสําหรับข้อกําหนดเมื่อใช้การสลับนาฬิกาอัตโนมัติ สัญลักษณ์แรกไม่ถูกต้อง โดยระบุว่า:
"อินพุตสัญญาณนาฬิกาทั้งสองต้องทํางานอยู่"
วัตถุประสงค์ของการสลับนาฬิกาอัตโนมัติคือการสลับระหว่างนาฬิกาหากนาฬิกาหยุดทํางาน ข้อกําหนดที่แท้จริงคือต้องรันนาฬิกาทั้งสองเมื่อกําหนดค่าFPGA สัญลักษณ์แสดงหัวข้อย่อยควรระบุว่า:
"อินพุตสัญญาณนาฬิกาทั้งสองต้องทํางานเมื่อกําหนดค่าFPGA"
ปัญหา123964: ฉบับที่ 1, บทที่ 6: อินเทอร์เฟซ I/O ความแตกต่างความเร็วสูงและ DPA ในอุปกรณ์ Stratix V, เวอร์ชั่น 2013.05.06
รูปภาพที่ 6-4 ความสัมพันธ์ของเฟสสําหรับสัญญาณอินเทอร์เฟซ PLL ภายนอก: การเปลี่ยนเฟสบน outclk2 ไม่ถูกต้อง ขอบที่เพิ่มขึ้นควรสอดคล้องกับ Edge ที่เพิ่มขึ้นของ Outclk0 เมื่อ outclk1 สูง
111987ปัญหา: ฉบับที่ 1, บทที่ 8: การกําหนดค่า การรักษาความปลอดภัยการออกแบบ และการอัปเกรดระบบระยะไกลในอุปกรณ์ Stratix V, เวอร์ชั่น 2013.03.04
ตาราง 8-1: ไม่รองรับโหมดการกําหนดค่าและคุณสมบัติของอุปกรณ์ Stratix V ระบุว่าไม่รองรับการกําหนดค่าบางส่วนใหม่ในโหมด CvP
โหมด CvP รองรับการกําหนดค่าใหม่บางส่วนและตารางนี้จะได้รับการอัปเดตในการปรับปรุงในอนาคต
ฉบับที่ 81980: ฉบับที่ 1, บทที่ 5: คุณสมบัติ I/O ในอุปกรณ์ Stratix V, เวอร์ชั่น 1.5
ตาราง 5-1 แสดงอย่างไม่ถูกต้องว่ามาตรฐาน LVCMOS/LVTTL 3.3 V ได้รับการสนับสนุนโดยอุปกรณ์ Stratix V GX และ GS เท่านั้น มาตรฐาน I/O เหล่านี้ได้รับการสนับสนุนโดยอุปกรณ์ Stratix V ทั้งหมด
ปัญหา 86484: คุณสมบัติ I/O ในอุปกรณ์ Stratix V เวอร์ชั่น 1.5
ตารางความแข็งแกร่งในปัจจุบันที่ตั้งโปรแกรมได้ 5-6 ขาดหมายเหตุของ:
การตั้งค่าเริ่มต้นในซอฟต์แวร์ Quartus II คือ 50 โอห์ม OCT RS โดยไม่มีการปรับเทียบสําหรับมาตรฐาน I/O ที่ไม่ใช่แรงดันไฟฟ้าและ HSTL และ SSTL Class I/O การตั้งค่าเริ่มต้นคือ 25-ohmOCT RS โดยไม่มีการปรับเทียบมาตรฐาน HSTL และ SSTLClass II I/O
ปัญหา 79663: ฉบับที่ 2, บทที่ 9: การกําหนดค่า การรักษาความปลอดภัยการออกแบบ และการอัปเกรดระบบระยะไกลในอุปกรณ์ Stratix V, เวอร์ชั่น 1.7
หมายเหตุถึงรูปภาพที่ 9-9 ไม่มีข้อมูลคล้ายกับหมายเหตุ 4 สําหรับหมายเหตุสําหรับรูปภาพที่ 9-8 หมายเหตุใหม่จะถูกเพิ่มไปยังหมายเหตุในรูปภาพที่ 9-9 เพื่อระบุ "สําหรับการตั้งค่า MSEL ที่เหมาะสมอิงกับการตั้งค่าการหน่วงเวลา POR ให้ตั้งค่า Slave Device MSEL เป็นรูปแบบ PS ดูตารางที่ 9-4 ในหน้า 9-7"
ปัญหา 58047: ฉบับที่ 2, บทที่ 9: การกําหนดค่า การรักษาความปลอดภัยการออกแบบ และการอัปเกรดระบบระยะไกลในอุปกรณ์ Stratix V เวอร์ชั่น 1.6
ตาราง 9-14 สําหรับขากําหนดค่า Active Serial (AS) (DCLK, AS_DATA0/ASDO, AS_DATA[3..1]) ระบุว่า "หลังจากการกําหนดค่า AS เสร็จสมบูรณ์ พินนี้จะถูก Tri-state ด้วยตัวต้านทานการดึงขึ้นที่อ่อนแอ" แต่ไม่ใช่เคส พิน AS จะไม่ถูกแก้ไขเมื่ออุปกรณ์เข้าสู่โหมดผู้ใช้
ปัญหา 44730: คุณสมบัติ I/O ในอุปกรณ์ Stratix V, เวอร์ชั่น 1.4
ไม่ได้ระบุ OCT สําหรับเอาต์พุต LVCMOS 1.5V ในบท แต่รองรับ คุณสามารถทําการบ้านในซอฟต์แวร์ Quartus II โดยไม่มีข้อผิดพลาด
ปัญหา 39437: ฉบับที่ 2, บทที่ 11: การทดสอบขอบเขตการสแกน JTAG ในอุปกรณ์ Stratix V, เวอร์ชั่น 1.4
ตาราง 11-1 แสดงข้อมูล IDCODE 32 บิตสําหรับอุปกรณ์ Stratix V
รหัส JTAG ID ที่ถูกต้องสําหรับอุปกรณ์ Stratix V A7 คือ
0000 0010 1001 0000 0011 0000 1011 (0x029030DD)
ซึ่งแสดงอย่างไม่ถูกต้องเป็น
0000 0010 1001 0000 0011 0001 1011 (0x029031DD)
ฉบับที่ 41368: ฉบับที่ 2, บทที่ 9: การกําหนดค่า การรักษาความปลอดภัยการออกแบบ และการอัปเกรดระบบระยะไกลในอุปกรณ์ Stratix V, เวอร์ชั่น 1.6
ในหมายเหตุไปยังรูปภาพ 9-11 มี หมายเหตุ 1 ที่ทําให้เข้าใจผิดเล็กน้อย โดยระบุว่า "เชื่อมต่อตัวต้านทานการดึงขึ้นกับ VCCPGM และ VCCPD ที่ซัพพลาย 3.0-V" อันที่จริงนี่เป็นจริงบางส่วนเนื่องจาก VCCPGM สามารถเทียบเท่ากับ VCCPD ได้ แต่นี่ไม่ใช่ข้อกําหนด VCCPGM และ VCCPD อาจแตกต่างกันในแรงดันไฟฟ้าขึ้นอยู่กับข้อกําหนดของบอร์ดของคุณ
สําหรับ VCCPGM จะต้องจ่ายไฟให้กับพินการกําหนดค่าเฉพาะทั้งหมดและพินอเนกประสงค์ แรงดันไฟฟ้ากําหนดค่าที่รองรับคือ 1.8, 2.5 และ 3.0 V เพื่อให้บัฟเฟอร์อินพุตการกําหนดค่าไม่จําเป็นต้องแชร์สายไฟกับบัฟเฟอร์ I/O ปกติในอุปกรณ์ Stratix V
สําหรับ VCCPD จะต้องมากกว่าหรือเท่ากับ VCCIO หากตั้งค่า VCCIO ไว้ที่ 3.0 V V VCCPD จะต้องทํางานที่ความเร็วสูงสุด 3.0 V หาก VCCIO ของธนาคารตั้งค่าไว้ที่ 2.5 V หรือต่ํากว่า VCCPD จะต้องทํางานสูงสุด 2.5 V ซึ่งมีผลกับทุกธนาคารที่มีพิน VCCPD และ VCCIO
ปัญหาที่แก้ไข:
ปัญหา 79545: ตารางข้อมูลอุปกรณ์ Stratix V เวอร์ชั่น 2.5
การจัดอันดับสูงสุดสัมบูรณ์สําหรับพาวเวอร์ซัพพลายต่อไปนี้ได้รับการอัปเดตในเวอร์ชัน 2.5:
VCCPGM, VCCBAT, VCCPD, VCC, VCCD_PLL, VCCA_PLL
ปัญหา 35432: คุณสมบัติระดับ 1, บทที่ 2, DC และสวิตช์สําหรับอุปกรณ์ Stratix V, เวอร์ชั่น 2.3
เพิ่มการชี้แจงเพื่อระบุอินพุตที่แตกต่างกันขับเคลื่อนโดย VCCPD ที่ต้องใช้ 2.5V
ฉบับที่ 32224: คุณสมบัติระดับ 1, บทที่ 2, DC และสวิตช์สําหรับอุปกรณ์ Stratix V, เวอร์ชั่น 2.3
ช่วงแรงดันไฟฟ้าของแหล่งจ่าย VCCBAT ที่อัปเดตให้รวม 1.2V เป็น 3.0V
390061ปัญหา: Clock Netwoks และ PLL ในอุปกรณ์ Stratix V, เวอร์ชั่น 1.3
ตําแหน่ง PLL สําหรับอุปกรณ์ 5SGXB5 และ 5SGXB6 ได้รับการแก้ไขเพื่อแสดงว่า PLL ใดที่ขับเคลื่อนด้วย CLK0, CLK1, CLK22, CLK23 และ CLK8, CLK9, CLK14, CLK15
391999ปัญหา: Logic Array Blocks และโมดูลลอจิกแบบปรับได้ในอุปกรณ์ Stratix V เวอร์ชั่น 1.3
อุปกรณ์ Stratix V ไม่รองรับเส้นทาง Register Chain ตามที่แสดงในเวอร์ชัน 1.3
ปัญหา 31778: ไดรฟ์ข้อมูล-3, บทที่ 5, ย้อนกลับ Loopเชิงอนุกรม, เวอร์ชั่น 2.2
มีรายงานที่ไม่ถูกต้องเกี่ยวกับ Reverse Serial Loop switch ซึ่งใช้เป็นโปรโตคอลย่อยภายใต้การกําหนดค่าแบบกําหนดเอง
359605ปัญหา: ฉบับที่ 2, บทที่ 5, คุณสมบัติ I/O ในอุปกรณ์ Stratix V, เวอร์ชั่น 1.3
หมายเหตุ 5 ในตาราง 5-2 ระบุว่าบัฟเฟอร์อินพุตนาฬิกาที่แตกต่างกันถูกขับเคลื่อนโดยVCC_CLKINแทน VCCPD
380129ปัญหา: ฉบับที่ 9, บทที่ 9, การกําหนดค่า, การรักษาความปลอดภัยการออกแบบ และการอัปเกรดระบบระยะไกลในอุปกรณ์ Stratix V, เวอร์ชั่น 1.3
รูปภาพที่ 9-21 แสดง TDI ผูกกับพิน 7 หัวของหัวต่อ JTAG แทนที่จะเป็นพิน 9 อย่างไม่ถูกต้อง
ปัญหา377855: ฉบับที่ 2, บทที่ 9: การกําหนดค่า การรักษาความปลอดภัยการออกแบบ และการอัปเกรดระบบระยะไกลในอุปกรณ์ Stratix V เวอร์ชั่น 1.3
การละเมิดเวลาจะเกิดขึ้นในการกําหนดค่า AS หลายอุปกรณ์โดยที่อุปกรณ์ Slave ได้รับการกําหนดค่าโดยโหมด PS มีการเพิ่มข้อจํากัดใหม่สองข้อในการกําหนดค่า AS แบบหลายอุปกรณ์เพื่อหลีกเลี่ยงการละเมิดเวลา
ปัญหา369375: ฉบับที่ 1, บทที่ 8, การปิดเครื่องและการรีเซ็ตการเปิดเครื่องในอุปกรณ์ Stratix V, เวอร์ชั่น 1.1
การอ้างอิงถึงพิน PORSEL ที่ลบออก พินนี้ไม่มีอยู่ในอุปกรณ์ Stratix V
10006534ปัญหา: ฉบับที่ 2, บทที่ 4, การกําหนดค่าโปรโตคอลตัวรับส่งสัญญาณในอุปกรณ์ Stratix® V, เวอร์ชั่น 1.0
การอ้างอิงโปรโตคอล 10GBaseR ถูกลบแล้ว