เพื่อหลีกเลี่ยงปัญหานี้ ให้เปลี่ยนรูปแบบสําหรับ netlist เป็น Verilog HDL หรือ VHDL
หากต้องการเปลี่ยนรูปแบบเอาต์พุต ให้ไปที่ งานที่ได้รับมอบหมาย ในเมนู Quartus II และเลือก การตั้งค่า เลือก การตั้งค่าเครื่องมือ EDA และเลือก การจําลอง เลือก รูปแบบเอาต์พุต Verilog HDL หรือ VHDL แทน SystemVerilog HDL
ปัญหานี้ได้รับการกําหนดเวลาให้แก้ไขในเวอร์ชันในอนาคตของซอฟต์แวร์ Quartus II Web Edition