ID บทความ: 000087118 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 23/11/2011

ข้อความเตือนที่เกี่ยวข้องกับการกําหนดเวลาสําหรับตัวควบคุม QDR II และ QDR II SRAM พร้อม UniPHY และตัวควบคุม RLDRAM II พร้อม UniPHY เมื่อแชร์ PLL บนอุปกรณ์ Stratix V

สิ่งแวดล้อม

    Intel® Quartus® II Subscription Edition
    PLL
BUILT IN - ARTICLE INTRO SECOND COMPONENT

ปัญหาสำคัญ

คำอธิบาย

เมื่อสร้างอินสแตนซ์การออกแบบในโหมดสเลฟ PLL/DLL บนStratix อุปกรณ์ V ตัววิเคราะห์เวลา TimeQuest อาจแสดงข้อความเตือน คล้ายกับรายการต่อไปนี้:

Warning: Ignored filter at slave_report_timing_core.tcl(176): slave_inst0|controller_phy_inst|memphy_top_inst|umemphy|uio_pads| dq_ddio[1].ubidir_dq_dqs|altdq_dqs2_inst|thechain|clkin could not be matched with a keeper or register or port or pin or cell or net Warning: Command get_path failed.
ความละเอียด

ปัญหานี้ไม่มีวิธีแก้ไขปัญหา ข้อความเตือนสามารถเป็นได้ ละเว้นอย่างปลอดภัย; อย่างไรก็ตาม อย่าพึ่งพาความแม่นยําของผลลัพธ์ที่ได้ การวิเคราะห์เวลา

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

Stratix® V FPGA

1

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

ติดต่อฝ่ายสนับสนุน

คำประกาศสิทธิ์

1

การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทําขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรพึ่งพาความสมบูรณ์หรือความถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคําแปล เวอร์ชันภาษาอังกฤษจะมีผลบังคับและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้