ID บทความ: 000087101 ประเภทข้อมูล: ข้อความแสดงข้อผิดพลาด การตรวจสอบครั้งล่าสุด: 09/06/2014

คําเตือน (332056): การตรวจสอบข้าม PLL ที่พบการตั้งค่านาฬิกาที่ไม่สอดคล้องกัน PLL

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย คุณอาจพบคําเตือนข้างต้นเมื่อคอมไพล์ XAUI PHY IP โดยใช้ซอฟต์แวร์ Quartus® II เวอร์ชั่น 13.1 สําหรับอุปกรณ์รับส่งสัญญาณ Arria® V, Cyclone® V และStratix® อุปกรณ์รับส่งสัญญาณ V นี่เป็นเพราะข้อจํากัด SDC ที่ขาดหายไปสําหรับนาฬิกา XAUI PHY IP
    ความละเอียด

    ในการแก้ไขปัญหานี้ ให้เพิ่มข้อจํากัด SDC ต่อไปนี้สําหรับนาฬิกา XAUI PHY IP ก่อนเรียกใช้การคอมไพล์:

    create_clock -period -name [get_ports pll_ref_clk]
    create_clock -period -name [get_ports phy_mgmt_clk]
    derive_pll_clocks

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 12 ผลิตภัณฑ์

    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA
    Stratix® V GX FPGA
    Cyclone® V GX FPGA
    Stratix® V GT FPGA
    Stratix® V GS FPGA
    Arria® V GZ FPGA
    Arria® V SX SoC FPGA
    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Arria® V GX FPGA
    Arria® V GT FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้