ID บทความ: 000087095 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 08/02/2013

การทดสอบภาวะวิกผมในการอัปเดต CvP อาจล้มเหลวในการออกแบบ Arria V GZ ที่รวมคอนโทรลเลอร์การกําหนดค่าตัวรับส่งสัญญาณใหม่

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    การทดสอบภาวะวิกโยขันในการอัปเดต CvP อาจล้มเหลวเมื่อStratix V GX Hard IP สําหรับการออกแบบ PCI Express IP Core ยังรวมถึงตัวรับส่งสัญญาณ IP Core คอนโทรลเลอร์การกําหนดค่าใหม่ ปัญหาฮาร์ดแวร์นี้ไม่เป็นผล มีผลต่อการเริ่มต้น CvP

    ความละเอียด

    สําหรับบางระบบ ให้ถอดการกําหนดค่าตัวรับส่งสัญญาณใหม่ IP Core ของคอนโทรลเลอร์จากการออกแบบระบบและการผูกหน่วยความจําAvalonแมป (Avalon-MM) interface_sel สัญญาณสําหรับแต่ละช่องสัญญาณ หรือ PLL ไปยัง 1'b1 แก้ไขปัญหานี้ สัญญาณinterface_selเป็น reconfig_to_xcvr[44] ของ แต่ละช่องหรือ PLL อย่างไรก็ตาม การแก้ปัญหานี้จะป้องกันไม่ให้คุณทํา การกําหนดโปรโตคอลที่แตกต่างกันให้กับ 6 ช่องสัญญาณในอุปกรณ์รับส่งสัญญาณ ธนาคาร โซลูชันที่ครอบคลุมอยู่ระหว่างการตรวจสอบ

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Arria® V GZ FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้