ปัญหาสำคัญ
คำอธิบาย
การทดสอบภาวะวิกโยขันในการอัปเดต CvP อาจล้มเหลวเมื่อStratix V GX Hard IP สําหรับการออกแบบ PCI Express IP Core ยังรวมถึงตัวรับส่งสัญญาณ IP Core คอนโทรลเลอร์การกําหนดค่าใหม่ ปัญหาฮาร์ดแวร์นี้ไม่เป็นผล มีผลต่อการเริ่มต้น CvP
ความละเอียด
สําหรับบางระบบ ให้ถอดการกําหนดค่าตัวรับส่งสัญญาณใหม่
IP Core ของคอนโทรลเลอร์จากการออกแบบระบบและการผูกหน่วยความจําAvalonแมป
(Avalon-MM) interface_sel สัญญาณสําหรับแต่ละช่องสัญญาณ หรือ
PLL ไปยัง 1'b1 แก้ไขปัญหานี้ สัญญาณinterface_selเป็น reconfig_to_xcvr[44] ของ
แต่ละช่องหรือ PLL อย่างไรก็ตาม การแก้ปัญหานี้จะป้องกันไม่ให้คุณทํา
การกําหนดโปรโตคอลที่แตกต่างกันให้กับ 6 ช่องสัญญาณในอุปกรณ์รับส่งสัญญาณ
ธนาคาร โซลูชันที่ครอบคลุมอยู่ระหว่างการตรวจสอบ