คำอธิบาย
เนื่องจากปัญหาในซอฟต์แวร์ Quartus® II เวอร์ชั่น 11.0 ขึ้นไป คุณอาจเห็นข้อผิดพลาดร้ายแรงในระหว่างการสังเคราะห์ หากรหัส Verilog HDL ของคุณมีการประเมินความกว้างของพอร์ตโดยที่ MSB หรือ LSB ส่งผลเป็นลบ รหัสตัวอย่างต่อไปนี้จะแสดงข้อผิดพลาดร้ายแรงนี้
parameter ADDR_WIDTH = 0;
input [ ADDR_WIDTH-1:0] address;
ความละเอียด
อย่าสร้างพอร์ตที่มี MSB หรือ LSB เชิงลบ เพื่อแก้ไขปัญหานี้
เวอร์ชันในอนาคตของซอฟต์แวร์ Quartus II มีกําหนดที่จะรายงานข้อความแสดงข้อผิดพลาดที่อธิบายถึงปัญหาแทนที่จะสร้างข้อผิดพลาดร้ายแรง