ปัญหาสำคัญ
คำอธิบาย
พอร์ต RapidIO II IP Core I/O Logical Layer Slave ต้องใช้
ว่ามาสเตอร์ Avalon-MM จะยืนยัน ios_rd_wr_write สัญญาณ
อย่างต่อเนื่องตลอดระยะเวลาเต็มของการส่งข้อมูลการเขียนขาเข้า
หากโมดูลหลัก Avalon-MM ขจัด ios_rd_wr_write สัญญาณ
ในขณะที่กําลังส่งข้อมูลการเขียนไปยัง RapidIO II IP Core, IP
คอร์จะแบ่งข้อมูลขาเข้าออกเป็นหลายส่งอย่างไม่ถูกต้อง
แพ็กเก็ตบนลิงก์ RapidIO
ความละเอียด
ปัญหานี้ไม่มีวิธีแก้ไขปัญหา คุณต้องตรวจสอบให้แน่ใจว่าAvalon-MM ทั้งหมด
โมดูลหลักในการออกแบบของคุณที่สื่อสารกับ RapidIO
พอร์ต II IP Core I/O Logical Layer Slave มีคุณสมบัติตรงตามข้อกําหนด
ตรวจสอบ ios_rd_wr_write สัญญาณอย่างต่อเนื่องสําหรับ
ระยะเวลาเต็มของการเขียนใดๆ ต่อเนื่องไปยังคอร์ RapidIO II IP
ปัญหานี้ได้รับการแก้ไขในเวอร์ชัน 14.1 ของคอร์ RapidIO II IP