ID บทความ: 000087038 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 28/10/2013

การหมดเวลาของ Host Replay Timer ที่ไม่บ่อยสําหรับ Stratix V Hard IP สําหรับ PCI Express IP Core

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    การหมดเวลาของตัวจับเวลาการเล่นซ้ําของโฮสต์ที่ไม่บ่อยอาจเกิดขึ้นได้ เนื่องจาก Stratix V Hard IP สําหรับ PCI Express IP Core จะข้ามการส่ง ACK DLLP สําหรับแพ็กเก็ตที่ได้รับมาอย่างไม่ต่อเนื่อง ปัญหานี้เกิดขึ้นเท่านั้น เมื่อ Stratix V Hard IP สําหรับ PCI Express IP Core กําลังรับ สตรีมแพ็กเก็ตแบบแยกด้วยความล่าช้าขนาดใหญ่ระหว่างแพ็กเก็ต ปัญหานี้ไม่เกิดขึ้นเมื่อรับกระแสข้อมูลอย่างต่อเนื่องของ แพ คเก็ต

    ปัญหานี้ไม่มีผลต่อฟังก์ชันการทํางานเนื่องจากการเล่นซ้ํา กลไกตัวจับเวลาช่วยให้มั่นใจได้ถึงการส่งข้อมูลซ้ํา ปัญหานี้ไม่ได้เป็น ส่งผลต่อทรูพุตเนื่องจากการเกิดขึ้นที่ไม่บ่อยมาก

    ความละเอียด

    ไม่มีวิธีแก้ไขปัญหา

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 2 ผลิตภัณฑ์

    Stratix® V FPGA
    Arria® V FPGA และ SoC FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้