คำอธิบาย
เนื่องจากข้อจํากัดการเข้าถึงพอร์ต JTAG หลังจากการกําหนดค่าในอุปกรณ์ Stratix V ES คุณอาจเห็นข้อผิดพลาดนี้ในขณะที่พยายามดําเนินการดีบักบนชิปด้วย SignalTap™ II Logic Analyzer
ความละเอียด
ข้อจํากัดนี้ได้รับการแก้ไขในอุปกรณ์การผลิต Stratix V ดูเอกสารและคู่มือของ Errata สําหรับอุปกรณ์ Stratix V ES (PDF)