ในคอนโทรลเลอร์ DDR2 และ DDR3 SDRAM พร้อม UniPHY การเลือก VHDL จะมอบแกน IP แบบ Verilog HDL

หากคุณเลือก VHDL ในอินเทอร์เฟซ MegaWizard และสร้าง คอนโทรลเลอร์ DDR2 หรือ DDR3 SDRAM พร้อมด้วยแกน IP UniPHY ที่สร้างขึ้น คอร์อยู่ใน Verilog HDL

หากต้องการสร้างคอร์ VHDL IP ให้ทําตามขั้นตอนเหล่านี้:

1. เปิด ไดเรกทอรี II>\ip\altera\uniphy\lib\common_ddrx.tcl
2. ค้นหาสตริง "LANGUAGE" ที่ปรากฏขึ้น ในรหัสต่อไปนี้: append param_str ",LANGUAGE=[get_generation_property HDL_LANGUAGE]"
3. เปลี่ยนบรรทัดนี้เป็นรหัสต่อไปนี้:append param_str ",LANGUAGE=vhdl"
4. ค้นหาการเกิดขึ้นครั้งถัดไปของสตริงต่อไป "LANGUAGE" ซึ่งปรากฏในรหัสต่อไปนี้:if {[string compare -nocase [get_generation_property HDL_LANGUAGE] verilog] == 0} { add_file /.v {SYNTHESIS SUBDIR} puts "set_global_assignment -name VERILOG_FILE \[file join $::quartus(qip_path) .v\]" } else { add_file /.vhd {SYNTHESIS SUBDIR} puts "set_global_assignment -name VHDL_FILE \[file join $::quartus(qip_path) .vhd\]" }
5. แสดงความคิดเห็นเกี่ยวกับบรรทัด if, บรรทัดอื่น และบล็อก ของโค้ดในส่วนที่มีเงื่อนไขเพื่อให้รหัสอยู่ใน "else" บล็อกจะดําเนินการเสมอ คล้ายกับรหัสต่อไปนี้:# if {[string compare -nocase [get_generation_property HDL_LANGUAGE] verilog] == 0} { # add_file /.v {SYNTHESIS SUBDIR} # puts "set_global_assignment -name VERILOG_FILE \[file join $::quartus(qip_path) .v\]" # } else { add_file /.vhd {SYNTHESIS SUBDIR} puts "set_global_assignment -name VHDL_FILE \[file join $::quartus(qip_path) .vhd\]" # }
6. ใช้อินเทอร์เฟซ MegaWizard เพื่อสร้าง UniPHY แกน IP

หากต้องการสร้างคอร์ Verilog HDL IP ให้กู้คืนต้นฉบับ ไฟล์ common_ddrx.tcl