ปัญหาสำคัญ
คำอธิบาย
คอร์ IP RapidIO II ไม่รองรับรุ่น VHDL หากคุณ สร้างคอร์ IP RapidIO II ใน VHDL ไม่สามารถคอมไพล์ได้สําเร็จ
RapidIO คํากล่าวอ้างเกี่ยวกับคู่มือผู้ใช้ II MegaCore Function คุณสามารถระบุได้ Qsys ควรสร้างแบบจําลองการจําลอง VHDL อย่างไรก็ตามสําหรับ Qsys ระบบที่มีคอร์ RapidIO II IP ตัวเลือกนี้ไม่สามารถทํางานได้ ข้อความนี้ในคู่มือผู้ใช้มีข้อผิดพลาด
ความละเอียด
เพื่อหลีกเลี่ยงปัญหานี้ ให้สร้างคอร์ RapidIO II IP ของคุณและ โมเดลการจําลองที่ใช้งานได้ของ Qsys และการทดสอบแบบทดสอบใน Verilog HDL
ปัญหานี้ได้รับการแก้ไขในเวอร์ชัน 13.1 ของคอร์ RapidIO II IP