ปัญหาสำคัญ
คำอธิบาย
สําหรับการออกแบบที่ใช้ตัวจัดลําดับที่ใช้Nios II การจําลอง อาจล้มเหลวเมื่อสร้างเอาต์พุต VHDL
ความละเอียด
การแก้ไขปัญหาสําหรับปัญหานี้จําเป็นต้องให้คุณแก้ไขด้วยตนเอง บางไฟล์:
- ค้นหาไฟล์ .vhd สามไฟล์ด้วย
ชื่อไฟล์เริ่มต้นด้วยสตริงที่คล้ายกับต่อไปนี้:
dut_dut_e0_if0_p0_qsys_sequencer_cpu_inst_jtag_debug_moduleอยู่ที่ใด ชื่อที่คุณระบุสําหรับโครงการของคุณ - เปิดแต่ละไฟล์ในเครื่องมือแก้ไขข้อความและเพิ่ม
สองบรรทัดต่อไปนี้ไปยังจุดเริ่มต้นของแต่ละไฟล์:
library altera_mf; use altera_mf.altera_mf_components.all;