ID บทความ: 000086982 ประเภทข้อมูล: ข้อความแสดงข้อผิดพลาด การตรวจสอบครั้งล่าสุด: 21/08/2012

คําเตือนที่สําคัญ: _p0_pin_map.tcl: ไม่พบนาฬิกา PLL สําหรับพินล้มเหลว

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    สําหรับArria® V และ Cyclone® การออกแบบ V Hard Memory Controller (HMC) คุณจะเห็นคําเตือนที่สําคัญต่อไปนี้หากสัญญาณนาฬิกา MPFE (mp_cmd_clk_0_clk, mp_rfifo_clk_0_clk, mp_wfifo_clk_0_clk) ถูกสร้างขึ้นโดย PLL แบบสแตนด์อโลนและไม่ใช่ HMC PLL:

    คําเตือนที่สําคัญ: _p0_pin_map.tcl: ไม่พบสัญญาณนาฬิกา PLL สําหรับพิน ล้มเหลว

    คําเตือน: _p0_pin_map.tcl: ไม่พบพิน DRIVER CORE CK ทั้งหมด

    ความละเอียด

    คุณจําเป็นต้องใช้วิธีการแก้ไขปัญหาต่อไปนี้:

    ขั้นตอนที่ 1) เปิดไฟล์ _p0_pin_map.tcl และเปลี่ยน 

    หาก {[get_collection_size [get_registers -nowarn (driver_core_ck_pins)]] > 0} {


    กับ


    หาก {[string compare -nocase (driver_core_ck_pins) ""] != 0 & [get_collection_size [get_registers -nowarn (driver_core_ck_pins)]] > 0} {

    ขั้นตอนที่ 2) ในไฟล์ _p0.sdc ให้เปลี่ยนpll_driver_core_clockเป็นนาฬิกาที่ขับเคลื่อนอินพุตสัญญาณนาฬิกา MPFE (mp_cmd_clk_0_clk, mp_rfifo_clk_0_clk, mp_wfifo_clk_0_clk)

    ปัญหานี้จะได้รับการแก้ไขในซอฟต์แวร์ Quartus® II ในอนาคต

     

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 10 ผลิตภัณฑ์

    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA
    Cyclone® V GX FPGA
    Arria® V GX FPGA
    Arria® V SX SoC FPGA
    Arria® V GT FPGA
    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Cyclone® V E FPGA
    Cyclone® V SE SoC FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้