ID บทความ: 000086981 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 18/05/2013

Stratix V Avalon-MM Hard IP สําหรับ PCI Express IP Core Signal Change เมื่อเปิดใช้งานหลายแพ็กเก็ตต่อรอบ

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    ในซอฟต์แวร์ Quartus II เวอร์ชั่น 12.0 หากคุณเปิดใช้งาน Multiple แพ็กเก็ตต่อรอบใน Stratix V Hard IP สําหรับ PCI Express IP Core GUI พอร์ตระดับสูงสุดต่อไปนี้เปลี่ยนจากหนึ่งบิตเป็น สองบิต: rx_st_valid, rx_st_err, tx_st_valid และtx_st_err บิต 1 ของเวกเตอร์สองบิตแต่ละตัว มีผลกับคําก้องข้อมูลสองตัวบน บิต 0 ของเวกเตอร์แต่ละตัวมีผล ถึงคําก้องของข้อมูลสองข้อที่ต่ํากว่า Stratix V Hard IP สําหรับคู่มือผู้ใช้ PCI Express จะกําหนดพอร์ตเหล่านี้เป็นหนึ่งเดียว บิต

    ความละเอียด

    ปัญหานี้ได้รับการแก้ไขในเวอร์ชัน 12.0 SP1 ของ Quartus II ซอฟต์แวร์

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Stratix® V FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้